DMA転送

CPUに「運搬」をさせない

ADCが1サンプルごとに割り込みを上げ、CPUが値をレジスタからメモリへ1語ずつ書き写す——この素朴な方式は、サンプルレートが上がった瞬間に破綻します。1回の割り込みは文脈保存・ハンドラ実行・復帰で数十〜数百サイクルを消費し、毎サンプルでこれを払えば CPU は運搬だけで飽和するからです。

DMA（Direct Memory Access）は、この「ただの運搬」を CPU から切り離す専用ハードウェアです。DMA コントローラ（DMAC）が自らバスマスタとなり、送信元アドレスから宛先アドレスへデータを直接動かします。CPU の役割は転送の設定と、終わった後の後始末だけ。その間、CPU は演算やほかの割り込み処理に専念できます。

転送を成立させる3つの記述子

DMA の1回の転送は、最低限つぎの3要素で定義されます。DMAC 内部のレジスタ（またはメモリ上のディスクリプタ）にこれらを書き込むことが「設定」の実体です。

肝は アドレスインクリメントの向き です。メモリからペリフェラルへ送る（メモリ・ツー・ペリフェラル）なら、メモリ側アドレスは1語ごとに進め、ペリフェラル側の固定レジスタ（送信FIFO 等）には同じアドレスへ書き続けます。受信はこの逆です。この非対称な番地制御こそが、DMAC が CPU なしで転送を回せる中核ロジックです。

チャネルとトリガ：誰が「今だ」と言うか

DMAC は複数の チャネル を持ちます。チャネルとは独立した転送コンテキストのことで、UART受信・SPI送信・ADC取り込みなどを同時並行で担当させられます。各チャネルは自分専用のアドレスとカウントを保持します。

問題は「いつ1語を動かすか」です。答えは トリガ（リクエスト） で、大きく2系統あります。

タイマを使えば、一定周期で規則的にトリガをかけることもできます。たとえば「10kHz のタイマ更新ごとに1サンプルを DAC へ送る」構成にすれば、CPU を一切介さずに正確なレートの波形出力が成立します。

バースト転送：1回のトリガでまとめて運ぶ

トリガ1発で動かす量は選べます。ここがスループットを左右します。

[転送単位のモード]

単発（single)   … 1トリガ → 1語だけ転送
                  ペリフェラルFIFOの1段対応に向く

バースト（burst) … 1トリガ → 連続数語（例4語/8語）をまとめて転送
                  バス権を握ったまま複数語を流すため
                  アドレス確定などの固定オーバーヘッドを償却でき効率的

ブロック/連続    … カウントが尽きるまで一気に転送（主にメモリ間）

バースト転送が効くのは、バスの1トランザクションには起動コスト（アービトレーション、アドレスフェーズ）が必ず伴うからです。1語ごとにそれを払うより、バス権を保持したまま複数語を連射したほうが、実効帯域が上がります。ただしバースト長を伸ばすほど、その間 CPU がバスを待たされる時間も伸びる——このトレードオフは後述します。

完了割り込みとエラー通知

転送カウントが0に達すると、DMAC は 転送完了（TC）割り込み を上げます。CPU はここで初めて介入し、受信バッファを上位へ渡す、次の転送を仕込む、といった後処理を行います。割り込みの回数が「サンプルごと」から「バッファごと」へ激減する点が、DMA が CPU 負荷を下げる直接の理由です。

多くの実装は ハーフ完了割り込み（前述の ping-pong 用）や、バスエラー・設定不整合を知らせる エラー割り込み も持ちます。DMA を使うコードのバグは往々にして「割り込みが来ない」形で現れるため、TC／ハーフ／エラーの各フラグを取り違えないことが実装上の要点です。割り込みの一般的な仕組みは /os/ 側の解説も参照してください。

CPU負荷とバス競合：ここが本質

DMA は「CPU を完全に解放する魔法」ではありません。DMAC と CPU は同じシステムバス（とメモリ）を共有 しており、両者が同時にアクセスしようとすれば競合します。これを裁くのが バスアービトレーション です。

競合の影響は接続トポロジにも依存します。CPU コアと DMAC が別々のバスマトリクス経路・別バンクのメモリへアクセスするなら競合はほぼ起きませんが、同一メモリを奪い合う構成では上限が見えてきます。SoC のバス構造（クロスバー、AXI/AHB のマスタ・スレーブ関係）を把握することが、DMA 設計では欠かせません。

もう1つ見落とされがちなのが キャッシュとの整合性 です。CPU が書いたデータがまだキャッシュに留まり主メモリへ届いていない状態で DMA がメモリを読むと、古い値を送ってしまいます。逆に DMA が書き込んだ受信データを、CPU が古いキャッシュ内容で読むこともあります。

まとめ

DMA 転送は、CPU を「運搬役」から降ろし、設定と完了処理だけを任せることで高スループットと低 CPU 負荷を両立させる仕組みです。チャネルに送信元・宛先・カウントを与え、ペリフェラル要求やタイマでトリガし、バーストで効率を稼ぎ、完了割り込みで CPU を呼ぶ——この一連が骨格になります。ただし CPU とバスを共有する以上、競合とキャッシュ整合性という現実がついて回ります。DMA を「万能の高速化」ではなく「バス資源をやりくりする非同期転送エンジン」として捉えると、設計もデバッグも一本の筋で見通せます。