電源・クロックゲーティングと低電力設計の原理

なぜ電力が壁になるのか：動的とリークの2成分

CMOS の消費電力は大きく動的電力と静的（リーク）電力の2つに分かれます。動的電力はトランジスタがスイッチするたびに容量を充放電するエネルギーで、よく知られた式

P_dynamic = α · C · V² · f

で表されます。α はスイッチング確率（アクティビティ係数）、C は負荷容量、V は電源電圧、f はクロック周波数です。ここで効くのは V が二乗で入る点で、電圧を少し下げるだけで動的電力は大きく落ちます。一方の静的電力は、トランジスタがオフのはずでも漏れるリーク電流（主にサブスレッショルドリークとゲートリーク）によるもので、P_static = V · I_leak です。プロセスが微細化して閾値電圧が下がると I_leak は指数的に増え、いまや無視できない割合を占めます。

この2成分は止め方が違うことが低電力設計の出発点です。動的電力は「スイッチさせなければ」消えますが、リーク電力は回路に電圧がかかっている限り流れ続け、クロックを止めても消えません。だから手段が2系統に分かれます。

クロックゲーティング：αを実質ゼロにする

クロックゲーティングは、使っていないブロックへ供給するクロックを止めて動的電力を削る技法です。P_dynamic = α·C·V²·f のうち、クロックが来なければレジスタはトグルせず、実効的な α がゼロになります。とくにクロックツリーそのものが大きな容量を持ち、全消費の数割を占めることも多いため、葉のレジスタだけでなくクロックツリーの末端を根元で止めるほど効果が大きくなります。

素朴には「クロックと有効信号の AND を取る」ですが、これはグリッチを生むため実際には**ラッチベースのクロックゲートセル（ICG）**を使います。イネーブルをクロックの片エッジでラッチしてからゲートすることで、出力クロックにヒゲ（毛羽立ち）が出ないようにします。

// 概念図：実機ではグリッチフリーな ICG セルを使う
// enable をラッチしてからクロックとANDする
assign gated_clk = clk & latched_enable;

導入の仕方には粒度があります。EDA ツールが自動で挿入するRTLクロックゲーティング（同じ値を書き戻すだけのレジスタへのクロックを止める）から、設計者がモジュール単位で明示的に止めるアーキテクチャレベルまであります。重要なのは、クロックゲーティングはリーク電力には無力な点です。クロックを止めても電源は入ったままなので、漏れ電流は流れ続けます。

パワーゲーティング：電源そのものを切る

リーク電力を断つには、ブロックへの電源供給自体を切るパワーゲーティングが必要です。電源レール（多くは電源側＝ヘッダ、または接地側＝フッタ）にスリープトランジスタを直列に挟み、スリープ時にこれをオフにして、ブロックを電源から切り離します。切り離されたブロックには電圧がかからないのでリーク電流もほぼ止まります。

ただし代償があります。

• 状態の喪失: 電源を切るとレジスタやキャッシュの内容が消える。復帰時に正しい状態へ戻す手立てが要る。
• 突入電流: 復帰時に容量を一気に充電するため大きな電流が流れ、電源ノイズを起こす。スリープトランジスタを段階的にオンにして抑える。
• 電圧降下（IRドロップ）: スリープトランジスタは直列抵抗になるため、稼働中はわずかに電圧を落とす。
• 入出力の遮断: 電源を失ったブロックの出力は不定値になるので、アイソレーションセルで出力を既知値（0や1）にクランプし、隣の電源領域へ未定義値が伝播しないようにする。

状態を失わずに眠るための要がリテンションです。

クロックゲーティングとパワーゲーティングは排他ではなく併用します。短い待機にはオーバーヘッドの小さいクロックゲーティング、長い待機にはリークまで断てるパワーゲーティング、と滞在時間で使い分けるのが定石です。深く眠るほど復帰の遅延とエネルギー（突入電流・状態復元）が増えるため、「眠って得する損益分岐点（ブレークイーブン時間）」を超える待機でないとパワーゲーティングは逆効果になります。

電圧・周波数ドメインとDVFS

V² が支配的という事実から、最も効く動的電力削減は電圧を下げることです。ただし電圧を下げると論理ゲートの遅延が伸びるため、動作可能な最大周波数も下がります。そこで負荷に応じて電圧と周波数を同時に動かすのが**DVFS（Dynamic Voltage and Frequency Scaling）**です。

DVFS の効きを直感するために、周波数だけ下げる場合と電圧も一緒に下げる場合を比べます。

周波数だけを半分にしても、同じ仕事を倍の時間でこなすだけなので総エネルギーはほとんど減りません（電力は半分でも時間が倍）。これに対し電圧も下げられれば、V² の効果で電力が二乗で落ち、仕事あたりのエネルギーが本当に減ります。だから DVFS の本質は「周波数を落とせる分だけ電圧も落とす」点にあります。チップは複数の電圧ドメイン／周波数ドメインに分割され、各ドメインが独立した電圧レギュレータ（PLLや専用レギュレータ）を持ち、ドメインごとに別々の動作点で動きます。ドメイン境界をまたぐ信号はレベルシフタで電圧を変換し、非同期なクロック間は同期化が必要になります。

C状態とP状態：OSから見た電力制御

ここまでの回路技法を、OS が制御する形に標準化したのが ACPI の**C状態（Cステート）とP状態（Pステート）**です。両者は役割が違います。

• P状態（パフォーマンスステート）: CPU が実行中の動作点。P0 が最高周波数・最高電圧で、P1, P2 …と下がるほど低電圧・低周波数です。これはまさに DVFS をソフトウェアから選ぶ仕組みで、主に動的電力を削ります。コアは命令を実行し続けます。
• C状態（アイドルステート）: CPU が実行していないときの眠りの深さ。C0 が稼働、C1 以降がアイドルで、番号が大きいほど深く眠ります。浅い C1 は内部クロックを止める（≒クロックゲーティング）、深い C6 などはキャッシュをフラッシュしてコア電源を落とす（≒パワーゲーティング）といった段階で、**動的に加えて静的電力（リーク）**まで削ります。

深い C状態ほどリークまで消せて省電力ですが、復帰レイテンシ（電圧を戻し、PLLを再ロックし、キャッシュやレジスタの状態を復元する時間）が長くなります。OS のアイドルガバナは「次にどれくらい眠れそうか」を予測し、予測滞在時間がその C状態のブレークイーブン時間を超えるときだけ深く眠らせます。短い割り込みが頻発する状況で深く眠らせると、復帰オーバーヘッドばかりかかって逆に損をします。

まとめ

• CMOS の電力は動的（α·C·V²·f）とリーク（V·I_leak）に分かれ、止め方が異なる。微細化でリークの比重が増えた。
• クロックゲーティングはクロックを止めて実効 α をゼロにし動的電力を削るが、電源は入ったままなのでリークは消せない。グリッチ回避に ICG セルを使う。
• パワーゲーティングはスリープトランジスタで電源を切りリークまで断つ。代償として状態喪失・突入電流・復帰遅延があり、リテンションFFとアイソレーションセルで状態保持と隔離を行う。
• DVFS は V² の効きで総エネルギーを減らす本命。周波数だけ下げても総エネルギーは減らず、電圧を下げてこそ効く。下限電圧とリークの壁があり、race-to-idle が有利な領域もある。
• ACPI の P状態は稼働中の DVFS、C状態はアイドルの深さで、深い C ほどパワーゲーティングに踏み込みリークを削るが復帰遅延が増える。

電力を生む発熱を冷ます側の制約はCPIスタックによる性能分析とあわせて見ると、性能と電力のトレードオフが立体的に掴めます。