仮想記憶の内部 ─ TLB・ページウォーク・ASID

なぜアドレス変換が性能の急所になるのか

プロセスが触る仮想アドレスは、そのままでは主記憶を指せません。MMU（メモリ管理ユニット）がページテーブルを引いて物理アドレスへ変換します。問題は、この変換がメモリ参照のたびに必要になることです。ページテーブル自体も主記憶上にあるため、素朴に実装すると1回のロードのために何度も主記憶を読むことになり、キャッシュメモリで隠したはずのアクセス遅延が変換のたびに蘇ります。

これを救うのが TLB（Translation Lookaside Buffer） です。TLB は「仮想ページ番号 → 物理フレーム番号」の変換結果をキャッシュする小さな連想メモリで、ヒットすればページテーブルを一切引かずに変換が1サイクル程度で完了します。仮想記憶の性能は、ほぼ TLB ヒット率で決まると言ってよいほどです。

多段ページテーブルとページウォーク

x86-64 は 4KB ページ・48bit 仮想アドレスを基本とし、ページテーブルを4段に分割します。仮想アドレスの上位 36bit をページ番号として 9bit ずつ4つに切り、各段で 512 エントリ（2^9）の表を1段ずつ索引します。

[ 47:39 | 38:30 | 29:21 | 20:12 | 11:0 ]
   PML4    PDPT     PD      PT    page offset
  (L4)    (L3)    (L2)    (L1)   下位12bit

変換の手続き（ページウォーク）は次の通りです。

walk(vaddr):
  base = CR3                       # 最上位表の物理ベース
  for level in [PML4, PDPT, PD, PT]:
    idx   = vaddr の該当9bit
    entry = MEM[base + idx*8]       # 8バイトのPTEを主記憶から読む
    if entry.present == 0: ページフォルト
    base  = entry.physical_addr
  return base + page_offset

各段のエントリ（PTE）は次段の表の物理アドレスに加え、Present／書き込み許可（R/W）／ユーザー許可（U/S）／NX（実行禁止）／Accessed／Dirty などの制御ビットを持ちます。最終段の PTE が物理フレーム番号と最終的な権限を確定させます。ページウォークがハードウェアで自動実行される点が x86 の特徴で、ソフトウェアは表を用意するだけです（一部の RISC はソフトウェア管理 TLB を採る）。

5段ページング（LA57）を有効にすると PML5 が1段加わり、仮想アドレスが 57bit に拡張されます。1段増えるたびにウォークのメモリ参照が増えるため、段数は変換コストに直結します。

TLB の階層とエントリ構造

TLB 自体もメモリ階層と同じく多層化されています。コア直近に小容量・低遅延の L1 TLB（命令用 iTLB とデータ用 dTLB に分離、各数十エントリ）を置き、その背後に大容量の L2 TLB（STLB、数千エントリ） を共有します。L1 でミスしても L2 でヒットすれば、ページウォークを回避できます。

各 TLB エントリはおおむね次を保持します。

L1 TLB はヒット経路に直結するためフルアソシアティブ（全エントリ並列照合）が多く、L2 はエントリ数が多いのでセットアソシアティブで容量とコストを両立します。連想方式の使い分けはキャッシュメモリの原理と同じトレードオフです。

ページウォークキャッシュ：中間段の再利用

TLB ミス時のウォークでも、上位段（PML4・PDPT・PD）の参照結果は近傍アドレスで共通になりがちです。たとえば同じ 2MB 領域内を歩く限り、上位3段の表は変わりません。そこで MMU は最終段 PTE とは別に、**中間段のエントリを専用の小キャッシュ（ページウォークキャッシュ、PWC／paging-structure cache）**に保持します。

これにより、TLB ミスでも上位段がキャッシュにあれば最終段だけを読めばよく、ウォークの実効メモリアクセス回数が大幅に減ります。「TLB はミスしたが、ウォーク自体は1〜2アクセスで済む」状況を作るのがページウォークキャッシュの役目です。Intel ではこれが PML4/PDPT/PD の各レベルに対応するキャッシュとして実装されています。

ASID/PCID：フラッシュ回避

素朴な TLB はアドレス空間を区別しません。すると別プロセスへ切り替えるたびに、古い変換が誤って当たらないよう TLB を全フラッシュする必要があり、切替直後はミス嵐になります。

これを避けるのが ASID（Address Space ID） で、x86 では PCID（Process Context ID, 12bit） と呼びます。各 TLB エントリに「どのアドレス空間の変換か」を表す PCID を付け、照合時に VPN と PCID の両方が一致して初めてヒットとみなします。CR3 を切り替えても PCID が異なれば旧エントリは自然に当たらないため、フラッシュ不要でコンテキストスイッチを越えて変換を温存できます。戻ってきたプロセスは以前の TLB エントリをそのまま再利用できます。

ヒュージページ：TLBリーチの拡大

TLB のエントリ数は有限なので、1エントリが覆える物理範囲（TLBリーチ = エントリ数 × ページサイズ）が作業集合に届かないと、いくらヒット率を上げてもミスが残ります。4KB ページで 1024 エントリでも、リーチはわずか 4MB です。

そこで中間段の PTE を「次の表を指す」のではなく「そのまま大ページを指す終端」として扱い、PD レベルで止めれば 2MB、PDPT レベルで止めれば 1GB のヒュージページになります。1エントリの被覆が 512〜26万倍に広がるため、同じエントリ数で TLB リーチが桁違いに伸び、ウォーク段数も1〜2段短縮されます。

代償として、大ページは確保に連続した物理メモリを要し、断片化が進むと割り当てに失敗します。また小さな書き換えでも単位が大きく、内部断片化やコピーオンライト時の無駄が増えます。OS は透過的ヒュージページ（THP）で自動昇格・降格を試みますが、レイテンシ重視の用途では明示的な確保が好まれます。

まとめ

• 仮想→物理変換はメモリ参照ごとに必要で、TLB ヒットなら即時、ミスなら多段ページウォークが走る。
• x86-64 は CR3 起点に PML4→PDPT→PD→PT の4段（LA57 で5段）をたどり、各段の PTE が次段アドレスと権限を持つ。
• TLB は L1/L2 階層で、エントリは VPN タグ・PFN・権限・ASID を保持。ページウォークキャッシュが中間段の再読み込みを省く。
• PCID/ASID でコンテキストスイッチ時の全フラッシュを避け、ヒュージページで TLB リーチを広げてミスを抑える。

変換結果を使うキャッシュ側の設計はキャッシュメモリの原理、ミス遅延を実行側で隠す仕組みはアウトオブオーダー実行が、OS から見たページテーブル管理は多段ページテーブルとASID/PCID の内部がそれぞれ掘り下げます。