PCI Expressの原理 ─ レーン・パケット・ルートコンプレックス

なぜパラレルバスを捨てたのか

旧来のPCIは、複数デバイスが1組の配線（パラレルバス）を共有し、全員が同じクロックで歩調を合わせる方式でした。これは速度を上げるほど破綻します。配線本数が多いほど各信号線の長さや負荷のわずかな差がスキュー（到着時刻のずれ）となり、共有ゆえに誰か1台が使うと他は待たされ、帯域は全員で分け合うものでした。

PCI Express（PCIe）はこの前提を反転させます。

鍵は、1本の高速なシリアル線へ集約し、クロックを別線で送らずデータの遷移から受信側がクロックを復元する点です。これでスキュー問題が消え、配線あたりの周波数を桁違いに上げられます。

レーン ─ 差動ペアという最小単位

PCIeの物理的な最小単位がレーンです。1レーンは送信用と受信用それぞれの差動ペア（2本1組の信号線）からなり、合計4本の配線で全二重通信を実現します。

1レーン = 送信差動ペア(2本) + 受信差動ペア(2本)
  差動 : 2本に逆相の信号を流し、その「差」を読む
       -> 同相に乗るノイズが相殺され、高速でも信号品質を保てる
全二重: 送信と受信が別ペアなので同時に双方向通信できる

差動信号は外来ノイズが2本に等しく乗る性質を利用し、受信側で差を取ることで雑音を打ち消します。これが高い転送レートでも安定して伝送できる理由です。

このレーンを複数束ねたものがリンクで、束ねる本数をリンク幅と呼び x1, x4, x8, x16 と表記します。x16なら16レーンにデータをバイト単位で分散（ストライピング）して並列転送し、帯域は理論上ほぼx1の16倍になります。GPUがx16、NVMe SSDがx4を使うのは、各々が必要とする帯域をレーン本数で割り当てた結果です。

3層プロトコル ─ TLPはどう運ばれるか

PCIeの通信は3つの層に分かれ、上位の意味を下位が確実な伝送へ落とし込みます。OSIの階層と同様、各層が役割を分担します。

実際のデータ転送を担う主役が**TLP（Transaction Layer Packet）**です。CPUがデバイスのレジスタを読む、デバイスがメインメモリへDMA転送する——こうした操作はすべてTLPとして表現されます。

TLPの主な種類
  Memory Read / Memory Write   : メモリ空間への読み書き(DMA含む)
  Configuration Read / Write   : デバイスの設定空間(BAR等)へのアクセス
  Completion                   : 読み出し要求への応答(データを返す)

PCIeのメモリアクセスはスプリットトランザクションです。読み出しは「要求TLP」を送って即座に線を解放し、相手の準備ができ次第「Completion TLP」がデータを返します。要求と応答を分離するため、応答待ちの間も他の転送を流せ、リンクを遊ばせません。

各層はTLPに自分の情報を包んで送り、受信側が順に剥がしていきます。これはネットワークのカプセル化と同じ考え方です。

送信時の入れ子（カプセル化）
  [ Framing | SeqNum | TLPヘッダ + データ(ペイロード) | LCRC | Framing ]
              ^DLL付加  ^^^^^^^ トランザクション層が作る ^^^^^^^  ^DLL付加
  物理層が全体を符号化してシリアルに送出

ルートコンプレックスとツリー型トポロジ

PCIeの接続は1対1リンクの集まりなので、3台以上を繋ぐには分岐が要ります。その頂点に立つのが**ルートコンプレックス（Root Complex）**です。現代のCPUに統合され、CPUコアやメモリコントローラとPCIeの世界を橋渡しします。

                 CPU / メモリ
                     |
              ルートコンプレックス      <- ツリーの根
              /       |       \
        GPU(x16)   スイッチ    NVMe(x4)
                   /     \
              NIC(x4)   その他デバイス

ルートコンプレックスから各デバイスまでが独立したリンクで結ばれ、デバイスが多いときはスイッチで枝分かれさせます。このツリー型トポロジには重要な帰結があります。

• 帯域競合がない: 各リンクは専有なので、GPUへの転送とNVMeへの転送は互いに干渉しない（ただしスイッチ上流の共有区間は除く）。
• アドレスでルーティング: TLPヘッダのアドレスを見て、スイッチが正しい下流ポートへ転送する。経路はツリーをたどって一意に決まる。
• 列挙（enumeration）で全体像を構築: 起動時にルートから木をたどってデバイスを発見し、各々にバス番号とメモリ空間（BAR）を割り当てる。

世代ごとの帯域倍増 ─ なぜ倍々になるのか

PCIeは世代を重ねるたびにレーンあたり帯域をほぼ倍増してきました。その源泉は転送レート（GT/s）の向上と符号化効率の改善の2つです。

注目すべきはGen2→Gen3です。転送レートは5→8GT/sと1.6倍しか上がっていないのに実効帯域は倍増しました。理由は符号化方式の刷新です。

8b/10b   : 8ビットのデータを10ビットで送る -> 20%が制御用オーバーヘッド
128b/130b: 128ビットを130ビットで送る     -> オーバーヘッドは約1.5%

Gen3はレート1.6倍 × オーバーヘッド削減(0.8->0.985) ≒ 約2倍の実効帯域

符号化が必要なのは、受信側がデータの0/1遷移からクロックを復元するため、長い同符号の連続（遷移のない区間）を避けたいからです。8b/10bは遷移を確保しやすい代わりに2割を消費しました。128b/130bはスクランブル等で遷移を担保しつつ制御ビットを極小化し、効率を一気に高めました。Gen4以降は主に転送レートを倍化（8→16→32GT/s）して帯域を伸ばしています。

まとめ

• PCIeは共有パラレルバスを捨て、送受独立の差動ペア=レーンを束ねる1対1シリアル接続とし、スキューを排してレーンあたり周波数を大幅に高めた。
• 通信はトランザクション層(TLP)・データリンク層(到達保証とクレジット制御)・物理層の3層で構成され、TLPがメモリ・IO・設定アクセスを運ぶ。
• トポロジはルートコンプレックスを根とするツリー型で、各リンクは帯域を専有し、TLPのアドレスでスイッチが経路を決める。
• 世代ごとの帯域倍増は転送レートの向上と符号化効率の改善（とりわけ8b/10b→128b/130b）の合わせ技で実現されてきた。

同じ差動シリアル＋パケットの発想は外部I/OやGPUの帯域設計、ストレージ直結のNVMeにも共通します。CPU側のキャッシュとメモリ階層と併せて見ると、データがどこをどう流れて計算へ届くかの全体像が掴めます。