プラットフォーム接続トポロジ図 ─ CPU・チップセット・I/O

なぜ「CPU直結」と「チップセット経由」を区別するのか

現代のPCの内部配線は、見かけ上たくさんのコネクタが並んでいても、論理的には二層構造です。上層はCPUが自分のピンから直接ぶら下げる高速・少数のI/O、下層はチップセット（PCH／FCH）がまとめて束ねる低速・多数のI/Oです。同じ規格のデバイスでも、どちらの層にぶら下がるかで実効性能が変わります。

この区別が生まれた理由は単純で、CPUのピン数とダイ面積が有限だからです。CPUが提供できるPCIeレーンやメモリチャネルの本数には上限があり、全I/Oを直結すると配線が爆発します。そこで「帯域とレイテンシが効くものだけ直結し、残りは1本のリンクの先に集約する」という役割分担にした。集約役がチップセットで、CPUとチップセットを結ぶ専用リンクがIntelのDMI（Direct Media Interface）、AMD相当がチップセット用リンクです。

トポロジ図 ─ どこが何に直結しているか

経路を配線図として描きます。実線が物理リンク、括弧内がリンク幅／規格です。

        [DRAM DIMM]            [DRAM DIMM]
            |                      |
        メモリチャネルA        メモリチャネルB     ← CPU直結・最速
            \                     /
             +-------[ CPU ]------+
             |    （ルートコンプレックス）        ← 旧ノースブリッジ領域
   PCIe x16  |        |        | PCIe x4
             |        |        |
         [ GPU ]      |     [ NVMe SSD ]          ← CPU直結PCIe
                      |
                   DMI (x4〜x8相当の1本)          ← ここが集約点＝隘路候補
                      |
              +----[ チップセット ]----+          ← 旧サウスブリッジ領域
              |        |       |      |
           SATA×複数  USB×複数  有線LAN  追加PCIe（NVMe/拡張）
              |        |       |      |
          [HDD/SSD] [周辺機器] [NIC]  [M.2など]    ← 全部DMIを共有

読み取るべき要点は3つです。第一に、メモリとGPU・主NVMeはCPUに直結し、ルートコンプレックスへ最短で届く。第二に、SATA・USB・LAN・追加M.2はすべてチップセット配下で、CPUへ出るには必ずDMIを通る。第三に、DMIは1本であり、チップセット配下の全トラフィックがこの1本に集約される。トポロジ上の「合流点」がDMIだと一目で分かります。

帯域を数字で突き合わせる

各経路の代表的な実効帯域（片方向）を並べます。世代・製品で変わるため桁の感覚を掴むための概数です。

注目点は、DMIの帯域がチップセット配下デバイスの合計要求を必ずしも満たさないことです。たとえばDMIが約16GB/sのとき、チップセット側でNVMe(x4で約16GB/s)・USB3.2複数ポート・2.5GbE・SATA複数台を同時にフル稼働させれば、合計要求は容易にDMIの容量を超えます。CPU直結のNVMeが約16GB/sを単独で享受できるのに対し、チップセット配下のNVMeは他のI/Oと帯域を分け合う——これが「同じNVMeでも遅くなる」理由です。

ボトルネックの特定 ─ 共有点を探す手順

性能問題の切り分けは、経路上のどこを共有しているかを辿るだけで体系化できます。次の擬似コードのように判定します。

function ボトルネック判定(デバイスA, デバイスB):
    経路A = ルート探索(A → CPU)   # 通過するリンクの列
    経路B = ルート探索(B → CPU)
    共有 = 経路A ∩ 経路B          # 集合の積。共通して通るリンク

    if 共有 が空:
        return "干渉しない（各リンク専有）"
    else:
        最弱リンク = 共有の中で帯域が最小のもの
        if A.要求帯域 + B.要求帯域 > 最弱リンク.帯域:
            return f"{最弱リンク} で頭打ち（飽和）"
        else:
            return "共有はあるが容量内"

集合の積 経路A ∩ 経路B が {DMI} を含めば、AとBはDMIで競合します。GPU(直結x16)とNVMe(直結x4)は共有リンクが空集合なので互いに干渉しませんが、チップセット配下の2台のNVMeは双方ともDMIを通るため、合計がDMI帯域を超えた瞬間に頭打ちになります。「合流点の最弱リンク」が律速という、メモリ階層やネットワークと同じ普遍的な原則です。

レーン資源の配分という制約

CPUが直結できるPCIeレーンの総数は有限（例: デスクトップで20〜28本程度）で、その内訳はおおむね**GPU向けx16・主NVMe向けx4・チップセット用DMI(x4〜x8相当)**に固定的に割り当てられます。残りをどう配るかがマザーボードの設計です。

• GPUを2枚挿すと各x8に落ちる: x16の16レーンを2分割するため。総レーン数が増えるわけではない。
• 特定のM.2を使うとSATAが無効化される: そのM.2スロットがSATAと物理レーン／信号を共有しており、排他構成だから。
• 3枚目以降のNVMeはチップセット配下: CPU直結のx4枠は1〜2本しかなく、超過分はDMIの先へ回るため帯域を共有する。

これらは一見ばらばらの仕様制限に見えますが、すべて有限なレーン資源の分割という1つの原因の表れです。トポロジ図の上で「このデバイスはどの枠を消費し、どのリンクを共有するか」を辿れば、マザーボードのブロック図を読まなくても挙動を予測できます。

まとめ

• PCのI/Oは、CPU直結の高速・少数（メモリ・GPU・主NVMe）と、チップセット配下の低速・多数（SATA・USB・LAN・追加M.2）の二層構造で、両者はDMI1本で連結される。
• DMIは実体がPCIe x4〜x8相当のリンクで、チップセット配下の全トラフィックがここに集約されるため、合計要求が容量を超えると構造的ボトルネックになる。
• 2デバイスが干渉するかは経路の共有リンクの有無で決まり、律速は共有区間の最弱リンク。CPU直結同士は専有のため干渉せず、チップセット配下同士はDMIで競合する。
• マザーボードの排他仕様（SLI時x8化、M.2とSATAの排他など）は、有限なPCIeレーン資源を分割している直接の帰結であり、トポロジ図を辿れば予測できる。

経路の最小単位であるレーンとパケットの中身はPCI Expressの原理、直結が効く理由の裏にある速度差はメモリ階層図が掘り下げます。データがどこをどう流れて計算へ届くかは、キャッシュとメモリ階層と併せて見ると全体像が掴めます。