ESD保護とラッチアップの設計

ESD保護とラッチアップは「I/Oに潜む2つの破壊」を扱う

微細化した内部回路は、ゲート絶縁膜が数nmしかなく、定格をわずかに超える過電圧であっさり破壊されます。その内部回路を外界とつなぐのが I/O ピンであり、ここには2つの致命的な破壊機構が待ち構えています。ひとつは外から飛び込むESD（Electrostatic Discharge、静電放電）、もうひとつは CMOS 構造に必ず内在する寄生素子が暴走するラッチアップ（latch-up）です。前者は「外来サージを内部より先に逃がす」、後者は「内在する正帰還ループを点弧させない」設計で、いずれも通常動作には使わない寄生・補助素子をどう振る舞わせるかが勝負になります。

ESDモデル ── HBMとCDMは波形がまるで違う

ESD は「どこに溜まった電荷が、どんな経路でピンに放電するか」でモデルが分かれ、波形が全く異なるため保護設計の要求も変わります。代表が HBM と CDM です。

HBMは人体に溜まった電荷（約100pF）が皮膚抵抗など約1.5kΩ を介して放電する想定で、立ち上がりは数ns と比較的緩く、数百ns 続く。ピーク電流は2kV で約1.3A 程度になり、主にジャンクションの発熱・溶融が壊し方です。一方CDMは、チップ自身が搬送中などに帯電し、接地金属に触れた瞬間にチップの自己容量が直列抵抗ほぼゼロで放電します。立ち上がりは数百ps と桁違いに速く、継続は1ns 程度。電流ピークは高く、保護素子が応答する前にゲート酸化膜が電界で破れるため、HBM が大丈夫でも CDM で壊れることが珍しくありません。だから現代の I/O では「HBM 2kV」だけでなく「CDM の高速応答」を別途確保する必要があります。

ESD保護素子 ── GGNMOSのスナップバックとダイオード

保護の基本思想は、過電圧が来たら内部回路に届く前に低インピーダンスの迂回路を開き、サージ電流を電源/接地へ逃がすことです。要となる素子が2つあります。

ひとつはGGNMOS（Gate-Grounded NMOS、ゲート接地NMOS）。ゲートとソースを接地した NMOS で、通常は完全オフですが、I/O ピン（ドレイン）に高電圧が乗るとドレイン-基板接合がアバランシェ降伏し、生じた基板電流が基板抵抗で電位を持ち上げて寄生横型NPN（ドレイン=コレクタ、基板=ベース、ソース=エミッタ）をオンにする。すると素子は**スナップバック（snapback）**し、電圧が一度跳ね上がった後にぐっと下がった低い保持電圧で大電流を流せる導通状態に入ります。

GGNMOS の I-V（スナップバック）の要点

  Vt1 : トリガ電圧（アバランシェで寄生NPNが点弧する電圧）
  Vh  : 保持電圧（点弧後に下がる低い導通電圧）
  It2 : 二次降伏電流（これを超えると素子自身が熱破壊＝故障）

  電圧軌跡:  Vt1 まで上昇 → スナップバックで Vh へ低下 → 大電流を導通
  設計要件:  内部回路の破壊電圧 > Vt1（保護が先に点弧）
            かつ It2 がサージのピーク電流を上回る（素子が耐える）

もうひとつはESDダイオード。I/O から電源（VDD）へ、また接地（VSS）から I/O へとダイオードを向きを揃えて配置し、正のサージは VDD へ順方向で、負のサージは VSS から順方向で逃がします。順方向ダイオードは応答が速く電圧クランプが低いため CDM の高速サージに有効で、実際の I/O では「ダイオード対 + 電源クランプ」と「GGNMOS」を組み合わせたレール式ESPネットワークが定番です。電源-接地間にはサージを最終的に受け止めるパワークランプ（大型GGNMOS や RC トリガ式MOS）を置き、I/O から VDD へ逃げた電流を VSS まで導いて回路全体を一巡させます。pn接合の順方向・降伏の振る舞いは /semiconductor/pn-junction/ の延長線上にあります。

ラッチアップ ── CMOSに必ず潜む寄生サイリスタ

CMOS は同じ基板上に PMOS と NMOS を並べるため（/semiconductor/cmos-inverter/）、構造上寄生PNPN（サイリスタ）が必ず形成されます。p基板・nウェルの断面を縦に見ると、PMOS の p+ソース／nウェル／p基板／NMOS の n+ソース が p-n-p-n に並び、寄生縦型PNPと寄生横型NPNが次のように相互結合します。

寄生PNPNの結合（電源VDD ─ 接地VSS 間）

  PNP: エミッタ=PMOSのp+(VDD), ベース=nウェル, コレクタ=p基板
  NPN: エミッタ=NMOSのn+(VSS), ベース=p基板, コレクタ=nウェル

  正帰還ループ:
    NPN コレクタ電流 → nウェル抵抗 Rw に流れ PNP のベースを引く
    PNP コレクタ電流 → 基板抵抗 Rs に流れ NPN のベースを押す
    → 互いに相手のベース電流を供給し合う

ここで両トランジスタの電流利得の積（ループ利得）が1を超えると、いったん点弧した導通は外部から電流を与えなくても自己保持されます。これがラッチアップで、VDD-VSS 間が寄生サイリスタを通して低抵抗で短絡したまま、電源を落とすまで大電流が流れ続けます。点弧のきっかけは、ESD サージ、入力ピンが電源電圧超／接地未満に振れて寄生ダイオードを順バイアスすること、電源投入時の過渡などです。

ガードリングと寄生抵抗 ── 正帰還ループを断つ

ラッチアップ対策の核心は、正帰還の鍵になる基板抵抗 Rs とウェル抵抗 Rw を小さくし、寄生トランジスタのベースが電位を持ち上げられないようにすることです。抵抗が小さければ、寄生バイポーラのコレクタ電流が流れてもベース-エミッタ間が順バイアスに達せず、ループ利得が1未満に留まって点弧しません。具体策が次です。

最も基本かつ強力なのがガードリング（guard ring）です。PMOS の周囲を nウェルへの n+ コンタクト環（VDD に接続）で囲み、NMOS の周囲を p基板への p+ コンタクト環（VSS に接続）で囲みます。これにより、(1) ベースに当たるウェル/基板の抵抗が下がって電位上昇を抑え、(2) 隣の素子から横方向に注入される少数キャリアを環が回収して電源/接地へ捨てるため、相手のベースに届く電流が激減します。I/O のように大電流が出入りしてラッチアップ点弧の常習地帯では、二重ガードリングを入れて注入を二段で吸い取るのが定石です。

ESDとラッチアップは同じ設計ウィンドウの両端

両者は無関係に見えて、I/O 設計では同じ電圧軸の上で衝突します。ESP は「内部破壊電圧より低い電圧で点弧して」欲しいので Vt1 を下げたい。しかしスナップバック後の保持電圧 Vh を下げすぎると、ESD が去った後も電源だけで導通が維持されるESD誘起ラッチアップを招きます。つまり Vt1 は下げ、Vh は電源電圧より上げ、It2 はサージ耐量を超える、という3条件を狭い帯に同時に収めるのが I/O ESP の設計問題そのものです。微細化（/semiconductor/process-node-naming/）で内部破壊電圧が下がりウィンドウが狭まるほど難度が上がり、トランジスタ（/semiconductor/mosfet-operation/）と寄生素子の両方を理解した上での協調設計が不可欠になります。

まとめ

• I/O には外来のESDと内在するラッチアップという2系統の破壊がある。ESP は迂回路を能動的に開き、ラッチアップ対策は寄生サイリスタの正帰還を断つ。
• ESD はHBM（約100pF/1.5kΩ・緩い立ち上がり・発熱破壊）とCDM（チップ自己容量・数百ps・酸化膜破壊）で波形が全く違い、CDM の高速応答を別途確保する必要がある。
• ESP の主役はGGNMOS（アバランシェ→寄生NPN点弧→スナップバックで Vh の低電圧大電流導通、Vt1/Vh/It2 が指標）と順方向ESDダイオードで、電源-接地間のパワークランプと合わせてレール式ネットワークを組む。
• ラッチアップは CMOS 必発の寄生PNPN（縦型PNP＋横型NPN）が Rs・Rw を介して正帰還し、ループ利得が1を超えると自己保持で VDD-VSS を短絡する破局故障。
• 対策はガードリングとコンタクト高密度化で Rs・Rw を下げること、素子間距離で寄生 hFE を下げること、保持電圧を電源電圧より高くして点弧しても自然消弧させること。ESD と合わせ、内部破壊電圧と電源電圧に挟まれた設計ウィンドウに全パラメータを収めるのが I/O 設計の本質。