ホットキャリア注入と劣化の物理

ホットキャリア注入とは「熱くなったキャリアが絶縁膜を傷める」現象

MOSFET（/semiconductor/mosfet-operation/）が動作するとき、チャネルを流れるキャリアはソースからドレインへ向かう横方向電界で加速されます。微細化でチャネル長が縮む一方、電源電圧は同じ比率では下がらないため、ドレイン近傍の横方向電界は極端に強くなります。ここでキャリアは散乱で失う以上のエネルギーを電界から得て、格子（結晶）温度に対応する平衡エネルギーをはるかに超えた高エネルギー状態に達します。この状態のキャリアを**ホットキャリア（hot carrier）**と呼びます。

ホットキャリア注入（HCI: Hot Carrier Injection）とは、こうして加熱されたキャリアの一部が、チャネルとゲート絶縁膜の界面の電位障壁を乗り越えて絶縁膜中へ飛び込み、界面準位や固定電荷を作って素子特性を恒久的に劣化させる現象です。注入されるのは熱平衡では越えられないエネルギー障壁（Siと SiO2 の伝導帯オフセットは約 3.1eV）であり、ホットキャリアだけがこれを越えられる点が本質です。

なぜ NMOS のドレイン端が最も傷むのか

横方向電界は、ドレイン近傍のピンチオフ点付近で最大になります。ドレイン電圧が高いほどこの電界ピークは鋭くなり、ここを通過するキャリアが最も激しく加熱されます。だから HCI による劣化はチャネル全長に均一ではなく、ドレイン端という局所に集中します。

加熱されたキャリアは絶縁膜へ直接注入されるだけでなく、**衝突電離（impact ionization）を引き起こします。高エネルギー電子が格子原子に衝突して電子・正孔対を新たに叩き出す過程で、生じた正孔の一部は基板へ流れて基板電流（Isub）**となります。この基板電流は衝突電離の強さ、ひいてはホットキャリアの激しさの良い指標になり、HCI 評価では基板電流が最大になるバイアス点が最悪条件としてよく使われます。

HCI の最悪バイアス（NMOS の経験則）

  横方向電界が最大      → Vds が高いほど悪化
  衝突電離が最大        → Isub がピークになる Vgs 付近
                          （おおむね Vgs ≒ Vds/2 の領域）

  ⇒ 「Isub 最大点」を最悪スイッチング条件として評価する

HCI が NMOS で特に問題になるのは、電子のほうが正孔より移動度が高く加速されやすいためです。同じ電界でも電子はより高エネルギーに達し、界面障壁を越える確率が高くなります。PMOS にもホットキャリア現象はありますが、正孔は加速が鈍く障壁も高いため、一般に NMOS ほど深刻にはなりません。

劣化はどう測れる形で現れるか ── Vth シフトと gm 低下

界面に作られた準位やトラップは、チャネル界面のキャリアを散乱し、また新たな固定電荷として働きます。結果として二つの計測量が動きます。しきい値電圧 Vth の上昇と、相互コンダクタンス gm の低下です。

HCI 劣化の時間依存（概念）

  ΔVth ∝ t^n,   Δgm/gm ∝ t^n     （n は概ね 0.3〜0.7）

  - ストレス時間 t に対し冪で進む（初期に速く、後で鈍る）
  - 横方向電界（≒ Vds）に強く依存
  - 評価はしばしば基板電流 Isub をパラメータに整理する
    （例: 寿命 τ ∝ (Ids / Isub)^m の形で外挿）

gm はゲート電圧変化に対するドレイン電流の応答性、すなわちトランジスタの増幅・駆動の鋭さを表します。界面準位が増えてキャリアが散乱されると実効移動度が落ち、gm が下がってオン電流が減ります。Vth 上昇と gm 低下はどちらもオン電流を削る方向に働き、クリティカルパスの遅延を時間とともに増やしていくのが回路にとっての脅威です。短チャネル化で横方向電界が上がるほど HCI は悪化するため、リーク問題（/semiconductor/short-channel-effects/）と同じく微細化の代償の一つになっています。

NBTI・TDDB との違い ── 「どこを・どう」壊すか

HCI はトランジスタ劣化の一機構にすぎず、信頼性の物理（/semiconductor/reliability-physics/）では NBTI・TDDB と並べて理解する必要があります。混同しやすいので、劣化対象・駆動量・故障の出方で切り分けます。

決定的な対比は三点あります。第一に場所で、HCI はドレイン端の局所、NBTI はゲート界面の広域、TDDB は絶縁膜全体です。第二に駆動電界の向きで、HCI は横方向（ソース・ドレイン間）電界が主役、NBTI と TDDB は縦方向（ゲート・チャネル間）電界が主役です。第三に故障の質で、HCI と NBTI は Vth を徐々に動かすパラメトリック劣化（だんだん遅くなる）なのに対し、TDDB はある瞬間に絶縁破壊する破局故障です。

信頼性設計でのマージン確保 ── 構造・回路・試験の三層

HCI は避けられないため、設計では寿命末期（EOL: End-of-Life）の劣化後特性で回路を成立させるのが原則です。対策はデバイス構造・回路設計・評価試験の三層で組みます。

デバイス構造では、ドレイン近傍の電界ピークそのものを下げます。代表がLDD（Lightly Doped Drain、低濃度ドレイン）構造で、ドレイン端に低濃度の浅い拡張領域を設けて空乏層を広げ、電界を空間的になだらかにします。電界ピークが下がればホットキャリアの最大エネルギーも下がり、注入が抑えられます。ドーピングの設計（/semiconductor/doping-ion-implantation/）が HCI 耐性を直接左右する所以です。立体構造への移行（/semiconductor/finfet-gaa/）でも、電界分布の制御は HCI の新たな勘所になります。

回路設計では、EOL の Vth 上昇と gm 低下による遅延増を見越し、タイミングのガードバンドを上乗せして寿命末期でもクリティカルパスが目標周波数に間に合うようにします。これは電源電圧を下げて電力を抑えたい要求（/semiconductor/power-wall/）と緊張関係にあります。電圧を下げれば横方向電界が緩んで HCI は軽くなる一方、Vds - Vth が縮んで速度マージンが減るためです。

HCI を見込んだ設計の流れ

  1. 構造で電界を下げる  : LDD でドレイン端の電界ピークを緩和
  2. 最悪条件で加速試験  : 高 Vds・Isub 最大点・最悪スルーで短時間劣化
  3. 加速モデルで外挿    : τ ∝ (Ids/Isub)^m などで使用条件の寿命へ換算
  4. 分布で評価          : 平均でなく累積故障率（ppm）で母集団を判定
  5. ガードバンドで吸収  : EOL の ΔVth・Δgm を遅延予算に上乗せ

まとめ

• HCI は、ドレイン近傍の強い横方向電界で**キャリアが格子温度を超えて加熱（ホット化）**し、その一部が衝突電離やゲート絶縁膜への注入を起こして界面準位・固定電荷を作る劣化機構。NMOS で電子が加速されやすく特に問題になる。
• 劣化は Vth 上昇と gm 低下として現れ、オン電流を削ってクリティカルパスの遅延を時間とともに増やす。進行はおおむね ΔVth ∝ t^n の冪則で、最悪条件は基板電流 Isub が最大になるバイアス点。
• NBTI・TDDB との違いは**場所（ドレイン端の局所／ゲート界面の広域／絶縁膜全体）・電界の向き（横／縦／縦）・故障の質（漸進的劣化／漸進的劣化＋回復／破局破壊）**で切り分ける。
• 設計ではLDD でドレイン端の電界を下げ、EOL 特性でタイミングのガードバンドを取り、Isub 最大点・最悪スルーで加速試験して外挿する。電力低減（/semiconductor/power-wall/）と速度マージンのトレードオフを抱える。
• 基礎は MOSFET 動作（/semiconductor/mosfet-operation/）、横方向電界の文脈は短チャネル効果（/semiconductor/short-channel-effects/）、3系統の全体像は信頼性の物理（/semiconductor/reliability-physics/）も参照。