短チャネル効果とリーク電流（DIBL・サブスレッショルド）

短チャネル効果とは「ゲートの支配権が奪われる」現象

理想的な MOSFET（/semiconductor/mosfet-operation/）では、チャネルの電位を支配するのはゲートだけであるべきです。ゲート電圧がしきい値電圧 Vth を超えたときだけ反転層ができ、電流が流れます。

ところがチャネル長 L を縮めると、ソース／ドレインの空乏層がチャネル方向に占める割合が無視できなくなり、ドレインの電界がチャネル電位に直接介入します。ゲートとドレインがチャネルの静電制御を綱引きする状態であり、これを総称して**短チャネル効果（SCE: Short-Channel Effects）**と呼びます。SCE は単一の現象ではなく、原因の異なる複数の漏れ・劣化の束です。

しきい値ロールオフ ── 電荷分担モデル

短チャネルでまず効くのが、チャネル長を縮めるだけで Vth が下がる**しきい値ロールオフ（Vth roll-off）です。原因は電荷分担（charge sharing）**で説明できます。

長チャネルでは、チャネル下の空乏層電荷をすべてゲートが受け持ち、それが Vth を決めます。ところがチャネルが短いと、ソース／ドレイン接合の空乏層が両端から食い込み、空乏電荷の一部をソース・ドレイン側が肩代わりします。ゲートが制御すべき実効電荷が減るぶん、より低いゲート電圧で反転が始まる、つまり Vth が下がります。

電荷分担のイメージ（断面）

  長チャネル: [S]====ゲートが全空乏電荷を支配====[D]
              → Vth は L に依存しない

  短チャネル: [S]\__ゲート支配__/[D]
                ↑両端の空乏層が   ↑
                チャネル電荷を分担 → ゲートの実効電荷が減
              → L が短いほど Vth が低下（ロールオフ）

ロールオフは L が短くなるほど急峻になるため、プロセスばらつきで L が少し変動しただけで Vth が大きくばらつく、という製造上の問題にも直結します。

DIBL ── ドレイン電圧がしきい値を引き下げる

DIBL（Drain-Induced Barrier Lowering、ドレイン誘起障壁低下）は、ロールオフと並ぶもう一つの Vth 低下要因です。違いは「何によって Vth が下がるか」です。ロールオフは L、DIBL はドレイン電圧 Vds が原因です。

ソースからチャネルへキャリアが入るには、ソース・チャネル間の電位障壁を越える必要があります。長チャネルではこの障壁の高さはゲートだけで決まりますが、短チャネルではドレインの電界がソース近傍の障壁にまで届き、Vds を上げるほどソース端の障壁が下がります。障壁が下がる＝より低いゲート電圧でキャリアが流れ込む＝実効的に Vth が下がる、というわけです。

DIBL の指標（mV/V）

  DIBL = ( Vth(低Vds) - Vth(高Vds) ) / ( Vds_high - Vds_low )

  例: Vds を 0.05V → 1.0V に上げて Vth が 80mV 下がる
      → DIBL = 80 / (1.0 - 0.05) ≒ 84 mV/V

  値が大きいほど短チャネル効果が強い（悪い）

サブスレッショルドリーク ── オフ電流の正体

ここまでの (1)(2) はいずれも Vth を引き下げる要因でした。その Vth が効く先がサブスレッショルドリーク（subthreshold leakage）です。MOSFET はゲート電圧が Vth 未満（オフ領域）でも電流が完全にはゼロにならず、ゲート電圧に対して指数関数的に流れます。これは反転層がまだできていない領域での拡散電流で、キャリアが熱エネルギーに従って障壁を越える確率で決まります。

サブスレッショルド電流の効き方（概念式）

  I_off ∝ 10^( (Vgs - Vth) / S )

  S = サブスレッショルドスイング [mV/decade]
    = 電流を1桁(10倍)動かすのに必要なゲート電圧
    = S が小さいほどオン/オフの切れが鋭い（良い）

  室温の物理下限: S ≧ ln(10) * kT/q ≒ 60 mV/decade

ここから決定的な帰結が出ます。Vth が S だけ下がるごとに、オフ電流 I_off は 10 倍になる。 DIBL やロールオフで Vth が 60mV 下がれば、待機リークは一桁増えるのです。さらに S 自体も短チャネル化で悪化（界面準位やドレイン電界の影響で 70〜90mV/decade へ増大）するため、二重に効きます。

S が室温で約 60mV/decade を下回れないのは、キャリアがボルツマン分布に従うという物理に根ざした限界です。この壁が、電源電圧を下げ続けられなくなり Dennard スケーリング（/semiconductor/dennard-scaling/）が崩れた直接の原因でもあります。

ゲートトンネルリーク ── 絶縁膜を「すり抜ける」漏れ

ここまでの漏れはソース・ドレイン間（チャネル方向）の話でした。微細化のもう一つの漏れは、ゲートからチャネルへ縦方向に流れます。

短チャネル効果を抑えるにはゲート酸化膜 tox を薄くしてゲートの静電制御を強める必要がありますが、tox が 1〜2nm（原子数個ぶん）まで薄くなると、電子が古典的には越えられないはずの絶縁膜を量子トンネル効果ですり抜けます。これが**ゲートトンネルリーク（gate tunneling leakage）**で、膜厚に対して指数的に増えるため、薄くすればするほど急激に悪化します。

ゲートリークのジレンマ

  SCE を抑える       → tox を薄く → 静電制御は強まる
  しかし tox を薄く  → トンネル確率が指数増 → ゲートリーク激増

  解決: 物理的に厚く・電気的に薄い膜が欲しい
    → High-k 材料（高誘電率）で「電気的等価膜厚 EOT」だけ薄くする

打開策が High-k メタルゲートです。誘電率の高い材料（HfO2 等）を使えば、物理膜厚を厚く保ったまま、容量で見た**電気的等価膜厚（EOT: Equivalent Oxide Thickness）**だけを小さくできます。容量＝静電制御は SiO2 を薄くしたのと同等にしつつ、物理的には厚いのでトンネルは抑えられる、という両立です。

微細化が続く限り漏れは消えない ── 構造での対抗

これらの漏れの根は同じで、チャネルが短くなるとゲートの静電制御がドレイン電界に負けるという一点に帰着します。したがって対策の本筋も「ゲートの支配力をいかに取り戻すか」になります。

平面 MOSFET ではゲートはチャネル上面の1面しか覆えませんが、ゲートでチャネルを多面的に囲めば、ドレイン電界の食い込みを構造的に遮断できます。これが FinFET（3面）から GAA ナノシート（全周4面）への進化（/semiconductor/finfet-gaa/）の動機であり、立体化によって同じチャネル長でも DIBL とサブスレッショルドリークを大幅に抑えられます。加えて立体構造ではボディが薄くなるため S も 60mV/decade に近づき、オフ電流の切れが改善します。

それでも漏れがゼロになるわけではありません。スイッチング時の動的電力と異なり、サブスレッショルド／ゲートリークは**止まっていても流れ続ける静的電力（leakage power）**として常時チップを温めます。CMOS の電力内訳（/semiconductor/cmos-inverter/）でこの静的電力が無視できない比率を占めるようになったことが、パワーゲーティングやマルチ Vth 設計（性能が要る経路は低 Vth、待機が長い経路は高 Vth）といった回路技術を必須にしました。

まとめ

• 短チャネル効果は、チャネルが短くなりドレイン電界がチャネル電位を支配し始めることが根本原因。単一現象ではなく複数の漏れ・劣化の束である。
• しきい値ロールオフは L が短いほど（電荷分担で）、DIBL は Vds が高いほど（ソース端障壁の低下で）Vth を下げる。ロールオフは静的、DIBL は動作中に効く。
• 下がった Vth はサブスレッショルドリークを指数増させる。Vth が S 下がるごとにオフ電流は10倍、S の物理下限は室温で約 60mV/decade。
• ゲートトンネルリークは薄い絶縁膜を縦方向に量子トンネルする別系統の漏れで、High-k による EOT 縮小で対処する。
• 微細化が続く限り漏れは付きまとうため、対策の本筋はゲートの静電制御の回復。FinFET／GAA（/semiconductor/finfet-gaa/）への立体化と、High-k・マルチ Vth・パワーゲーティングが体系的な答えとなる。基礎は /semiconductor/mosfet-operation/、電力文脈は /semiconductor/dennard-scaling/ も参照。