MOSFET スケーリング則（Dennard スケーリング）

Dennard スケーリングとは何を約束したのか

1974年、IBM の Robert Dennard らは MOSFET（/semiconductor/mosfet-operation/）を微細化する際の指針を一本の比例則にまとめました。核心はこうです。トランジスタの寸法・電圧・ドーピング濃度を協調して縮小すれば、電界（electric field）が一定に保たれ、その結果として面積あたりの消費電力（電力密度）が世代を越えて一定に保たれる。

電界が一定に保たれることがなぜ重要かというと、トランジスタの動作はゲート酸化膜にかかる電界に支配されるからです。電界が一定なら、デバイスは小さくなっても物理的に「同じように」振る舞い、信頼性も維持されます。これにより、微細化はそのまま「速く・小さく・省電力」を同時に達成する魔法のレバーになりました。これが約40年続いたムーアの法則の経済的・物理的な裏付けです。

比例縮小の数理 ── 係数 k で何が起きるか

全寸法（チャネル長 L、チャネル幅 W、ゲート酸化膜厚 tox）と電源電圧 V を、同じ係数 k（k > 1、例えば 1.4 ≒ √2）で割ります。同時に、空乏層の広がりを抑えてショートチャネル効果を防ぐため、ドーピング濃度は k 倍に増やします。これを 定電界スケーリング（constant-field scaling） と呼びます。

スケーリングの基本ルール（係数 k で縮小）

  寸法 L, W, tox  →  1/k 倍
  電源電圧 V      →  1/k 倍
  ドーピング Na   →  k 倍
  → ゲート電界 E = V/tox は (1/k)/(1/k) = 一定

この前提から、各パラメータが k の何乗で変化するかを順に導けます。

派生する各量の変化（k で縮小したとき）

  ゲート容量 C  = ε·(W·L / tox) →  (1/k · 1/k) / (1/k) = 1/k 倍
  ドレイン電流 I ∝ (W/L)·(V²/tox) →  1/k 倍
  ゲート遅延 τ  = C·V / I        →  (1/k · 1/k) / (1/k) = 1/k 倍
  消費電力 P    = (1/2)·C·V²·f   →  1/k² 倍（1素子あたり）
  面積 A        = W·L            →  1/k² 倍
  電力密度 P/A  = (1/k²)/(1/k²)  =  一定 ★

最後の一行が Dennard スケーリングの結論です。1素子の電力は 1/k² に減るが、同じ面積に k² 倍のトランジスタを詰め込めるので、単位面積あたりの電力（電力密度）は変わらない。 遅延 τ が 1/k になることは、クロック周波数を k 倍に上げられることを意味します。つまり「微細化するほど、発熱を増やさずにクロックを上げられる」——これが2000年代前半までクロック競争が成立した理由です。

なぜ電力密度一定が崩れたのか ── 電圧スケーリングの限界

理想則が崩れた根本原因は、電源電圧 V を寸法と同じペースで下げ続けられなくなったことです。ここが最重要ポイントなので、原理から押さえます。

MOSFET がオンになるには、ゲート電圧がしきい値電圧（threshold voltage、Vth）を超える必要があります。性能（オン電流）と切り替え速度を保つには、電源電圧 V としきい値 Vth の差（オーバードライブ電圧 V − Vth）を十分に確保しなければなりません。したがって V を下げるには Vth も下げる必要があります。

ところが Vth を下げると、オフのはずのトランジスタを漏れ流れるサブスレッショルドリーク電流（subthreshold leakage）が指数関数的に増えます。 この関係は次のように効きます。

サブスレッショルド電流の効き方（概念式）

  I_leak ∝ 10^( -Vth / S )

  S = サブスレッショルドスイング [mV/decade]
    = Vth が S だけ下がるごとに、リーク電流は 10 倍になる
    = 室温の物理限界（ボルツマン分布）で S ≧ 約 60 mV/decade

S が約 60mV/decade を下回れないのは、キャリアが熱エネルギーに従って分布する（ボルツマン統計）という物理に根ざした限界です。つまり Vth を下げる＝リークが桁で増える という交換が避けられない。2000年代半ば、Vth はもうこれ以上下げられない水準に達し、結果として 電源電圧 V もそれ以上下げられなくなりました。

V が下げ止まると、Dennard の前提（V ∝ 1/k）が破れます。電界は一定に保てず、電力密度の式は次のように変わります。

V を下げられないまま寸法だけ 1/k に縮小すると:

  P/A ∝ (C·V²·f) / A
       → C は 1/k、V² は一定、f は k 倍、A は 1/k²
       → P/A ∝ (1/k · 1 · k) / (1/k²) = k² 倍に増えていく（一定ではない）★

これが 「電力密度の上昇」＝放熱の壁 です。同じ面積で発熱だけが世代ごとに増え、チップが自分の熱で焼ける手前まで来ました。さらに、動作時のスイッチング電力（dynamic power）だけでなく、止まっていても流れ続けるリーク由来の 静的電力（static power、leakage power） が無視できない比率を占めるようになり、二重に効きました。

崩壊後に何が変わったか ── パワーウォールとマルチコア

電力密度が上がり続ける状況を パワーウォール（power wall） と呼びます。2004年前後、Intel が高クロックを狙った設計（Pentium 4 系の路線）を断念したのは、この壁の象徴的な出来事でした。単一コアの周波数を上げ続ける戦略が物理的に行き詰まったのです。

業界の進化軸はここで明確に切り替わりました。

とりわけ、しきい値以下のリークを構造で抑える試みが High-k メタルゲート（リークの多い薄い酸化膜を、誘電率の高い材料で物理的に厚く保つ）や、ゲートをチャネルの三面・四面で囲んで静電制御を強める FinFET / GAA（/semiconductor/finfet-gaa/）へと結実しました。これらは Dennard が前提とした「平面・定電界」の枠を超え、構造そのものでリークと短チャネル効果に対抗する世代です。

まとめ

• Dennard スケーリングは、寸法・電圧・ドーピングを係数 k で 協調して 縮小すれば、電界が一定に保たれ 電力密度が一定 になるという定電界スケーリングの法則。
• 帰結として遅延は 1/k（クロックは k 倍）、集積度は k² 倍となり、発熱を増やさずに微細化と高速化を両立できた。
• 崩壊の根因は 電源電圧 V の下げ止まり。Vth を下げるとサブスレッショルドリークが指数増し、スイングは室温で約 60mV/decade が物理下限のため、電圧スケーリングが止まった。
• V が一定のまま微細化すると電力密度は上昇に転じ（パワーウォール）、業界は周波数競争からマルチコア・ダークシリコン・構造革新へ舵を切った。
• トランジスタ動作そのものは /semiconductor/mosfet-operation/、スイッチング電力と静的電力の振る舞いは /semiconductor/cmos-inverter/ も参照。