ダイナミック/スタティック消費電力とパワーウォール

消費電力を2つに分解する ── なぜこの切り分けが効くのか

LSI の消費電力を設計の言葉で扱うには、まず性質の異なる2つに分けます。スイッチングするたびに発生するダイナミック電力（dynamic power、動的電力） と、トランジスタが切り替わらなくても流れ続けるスタティック電力（static power、静的電力＝リーク電力） です。前者は「働いた量」に比例し、後者は「電源を入れている限り」流れます。この区別が効くのは、両者で増減を支配する変数が違い、対策が真逆になるからです。

総電力はおおまかに次のように書けます。

P_total = P_dynamic + P_static

  P_dynamic = α · C · V² · f   （スイッチング電力）
            + P_short          （貫通／短絡電流による分）
  P_static  = I_leak · V       （リーク電流 × 電源電圧）

ダイナミック電力の主項 P = α·C·V²·f が本稿の出発点です。各記号の意味を原理から押さえます。

ダイナミック電力 P=αCV²f の各項を原理から読む

この式は「容量 C を電圧 V まで充電し、また放電する」を1秒あたり何回繰り返すか、という素朴な勘定から導かれます。容量を V まで充電すると (1/2)·C·V² のエネルギーが蓄えられ、放電でそれが熱として捨てられます。1回のスイッチング（充放電1往復）で C·V² が散逸し、これが毎秒 α·f 回起きるので、平均電力は α·C·V²·f になります。

記号の意味

  α（活性化率 / switching activity）
    : 1クロックあたりに実際にトグルするノードの割合（0〜1）
    : データ依存。アイドルなら小さく、演算が詰まると大きい
  C（負荷容量）
    : 配線容量 + 次段ゲート容量。微細化で1ノードは減るが本数が増える
  V（電源電圧 VDD）
    : 2乗で効く。電力削減の最強レバー
  f（クロック周波数）
    : 1乗で効く。速くするほど電力は線形に増える

ここで決定的なのは V が2乗で効く ことです。電圧を半分にすればダイナミック電力は1/4になります。CMOS が定常状態で電源から接地への直流経路を持たない（/semiconductor/cmos-inverter/）からこそ、消費はこの「充放電の往復」に集約され、V を下げる旨味が素直に効きました。P_short（両トランジスタが一瞬同時に導通する貫通電流）は遷移時間に依存する副次項で、立ち上がり・立ち下がりを急峻にすると抑えられます。

スタティック電力 ── 微細化が呼び込んだ第二の電力

理想的な MOSFET はオフなら電流ゼロのはずですが、実デバイスはそうではありません。スタティック電力の主因は サブスレッショルドリーク と ゲートリーク です。

• サブスレッショルドリーク: しきい値電圧 Vth 未満でもチャネルにわずかに流れる電流。I_leak ∝ 10^(-Vth / S) で効き、室温では S（サブスレッショルドスイング）が約 60mV/decade を下回れない（ボルツマン統計の壁）。Vth を下げるほど指数で増えます。
• ゲートリーク: ゲート酸化膜が薄くなり、電子がトンネルして漏れる成分。膜厚が原子数個ぶんに近づくと顕在化します。

なぜこれが時代とともに深刻化したのか。ダイナミック電力を下げるには V を下げたい、V を下げると性能（オン電流）が落ちるので Vth も下げたい、しかし Vth を下げるとリークが桁で増える——この三すくみが核心です。MOSFET 自体の動作（/semiconductor/mosfet-operation/）に立ち返ると、オン電流はオーバードライブ電圧 V − Vth に支配されるため、V と Vth は独立に動かせません。

パワーウォール ── 冷やせる量で性能が頭打ちになる

V を下げ続けられなくなると、面積あたりの発熱（電力密度）が世代ごとに上昇に転じます。これが パワーウォール（power wall） です。背景の比例則の崩壊は Dennard スケーリングの稿（/semiconductor/dennard-scaling/）で詳述したとおりで、本稿の関心は「壁にぶつかった後、設計者は何を諦め、何を選んだか」にあります。

冷却で運べる熱（TDP、放熱の上限）が固定されると、P_total を TDP 以下に収める制約が設計を縛ります。チップに載せられるトランジスタ数（集積度）は増え続けるのに、それらを 同時に全速で動かすと TDP を超えてしまう。結果として、ある瞬間には一部の回路ブロックの電源を切る・周波数を落とすしかなくなります。この「載っているのに常時は点けられない領域」が ダークシリコン（dark silicon） です。微細化が進むほど暗くしておくべき面積の割合が増える、というのがこの時代の逆説です。

設計判断としての DVFS とゲーティング

パワーウォール下では「最大性能」より「与えられた電力枠の最適配分」が設計目標になります。主要な打ち手を、効く電力の種類と結びつけて整理します。

電力種別ごとの主要な対策

  ダイナミック電力を削る
    DVFS（電圧・周波数の動的制御）
      : 負荷が軽い区間で V と f を同時に下げる
      : f を下げると安定動作に必要な V も下げられるため
        P ∝ V²·f は “立方的” に落ちる（効きが最も大きい）
    クロックゲーティング
      : 使わないブロックへのクロック供給を止め f を実質0に
      : α·C·V²·f の f を断つ → 動的電力をピンポイントで消す

  スタティック電力を削る
    パワーゲーティング
      : 使わないブロックの電源（VDD）自体を切り離す
      : I_leak·V の経路ごと断つ → リークをほぼ消す（＝ダークシリコン運用）
    マルチVth設計
      : 速度が要る経路は低Vth、それ以外は高Vthセルを使い分ける
    High-k / FinFET・GAA
      : 構造でゲート制御を強めリーク自体を抑える

DVFS が中核に据えられるのは、ダイナミック電力に対して V と f の両方を同時に動かせる唯一の手段だからです。f を下げると、その低い周波数でタイミングが間に合う範囲で V も下げられます。P_dynamic ∝ V²·f なので、V と f を協調して下げると電力は周波数に対して約3乗で減ります——性能を半分に落とすと電力は1/8近くまで落とせる、という非対称が DVFS の威力の源です。逆に言えば、ピーク性能を1段あきらめるだけで大量の電力枠が空く。これがターボブースト（一部コアだけ一時的に昇圧・昇周波数）やヘテロジニアス（高性能コアと高効率コアの混載）といった現代設計の前提になっています。

まとめ

• 消費電力は ダイナミック電力 P=αCV²f と スタティック電力 I_leak·V の和。前者はスイッチング由来でデータ依存、後者は常時流れるリーク由来で温度と正帰還を持つ。
• ダイナミック電力は V が 2乗で効く のが要点。エネルギー C·V² に f を掛けたのが電力であり、エネルギー効率と電力（瞬時の発熱）は別物。
• V を下げると性能が落ち、補うため Vth を下げるとリークが指数増する三すくみで電圧スケーリングが停滞し、電力密度が冷却上限に達したのが パワーウォール。
• 帰結として全トランジスタを常時稼働できない ダークシリコン が生まれ、設計目標は最大性能から電力枠の最適配分へ移った。
• DVFS は V と f を協調して下げ、V²·f を約3乗で削る中核手法。クロック／パワーゲーティングや High-k・/semiconductor/finfet-gaa/ と組み合わせ、動的・静的の両電力を別々に断つのが現代の電力設計。