チップレットとダイ間インターコネクト（UCIe）

なぜ「ダイ間配線」を独立した課題として扱うのか

モノリシックダイをチップレットに割る合理性そのものは、レチクル限界と歩留まりの数理で説明できます（/semiconductor/advanced-packaging-principles/）。ここで扱うのはその先、割った後にダイとダイをどう結ぶかです。

分割の瞬間、それまでチップ内部で完結していた配線の一部が、ダイ境界をまたぐ外部接続に変わります。チップ内部の配線とダイ間の配線は、距離も寄生容量も桁が違うため、後者には専用の回路（PHY）とプロトコルが要ります。この層の帯域・遅延・電力こそが、チップレット化が「得か損か」を最終的に決める変数です。

ダイ間インターコネクトの2層構造

ダイ間インターコネクトは大きく2つの層に分かれます。

[ プロトコル層 ]  どんな意味のデータを、どんな規約で運ぶか
       ↕         （PCIe / CXL などのトランザクションを載せる）
[ PHY 層     ]  物理的にビットを隣のダイへ送る電気回路
       ↕         （ドライバ・レシーバ・クロック・配線）
[ パッケージ配線 ] インターポーザ内配線 / 基板配線 / ハイブリッドボンド

PHY 層は「1ビットを物理的に隣へ届ける」回路です。プロトコル層は「そのビット列をどう意味づけし、フロー制御やエラー処理をどう規約化するか」を担います。両者を分けるのは、PHY が物理実装（バンプピッチや配線距離）に強く依存する一方、プロトコルは上位のトランザクション規約を再利用できるからです。

PHY を決める3つの物理量 ── 帯域密度・遅延・エネルギー

ダイ間 PHY の良し悪しは、次の3つで測ります。いずれもパッケージ配線の物理（距離とピッチ）から直接導かれます。

帯域密度  GB/s/mm   : チップ縁の単位長あたり、どれだけのデータを通せるか
遅延      ns        : 信号が境界を越えるのにかかる時間
エネルギー pJ/bit   : 1ビット運ぶのに消費する電力エネルギー

決定的なのは、配線距離が PHY のエネルギーを支配することです。配線が長いほど寄生容量が増え、その容量を電圧 V まで充放電する仕事が C × V² で効きます。境界を越えるたびにこのエネルギーを払うため、ダイ間距離はそのまま pJ/bit に跳ね返ります。

ここから重要な設計指針が出ます。ダイ間 PHY は、できるだけ短距離・細ピッチのパッケージ技術の上で動かすほど有利ということです。シリコンインターポーザやハイブリッドボンディングが効くのは、距離を詰めて pJ/bit を下げ、同時にバンプを細かくして帯域密度を上げられるからです。

分割の粒度 ── 細かく割るほど良いわけではない

チップレット化の損得を式の形で押さえます。分割で得る利得は主に歩留まり改善とプロセス最適化（/semiconductor/wafer-fab-process-flow/ の known good die 選別、混載ノード）で、これはダイが大きいほど大きい。一方で払うコストは、境界をまたぐ信号の数に比例して増える PHY の面積・遅延・電力です。

分割の利得 : ダイ面積が大きいほど大（歩留まり・プロセス選択）
分割のコスト : 境界をまたぐ信号本数に比例（PHY 面積 + 遅延 + 電力）

→ 得になる条件 : ダイが十分大きく、かつ分割の粒度が粗い
              （境界を越える通信が相対的に少ない切り方）

やみくもに細かく割ると、ダイ間を行き来する信号が増え、PHY のオーバーヘッドが歩留まり利得を食い潰します。したがって分割線は、ダイ間トラフィックが最小になる機能境界（例: ロジックと I/O、ロジックとメモリ）に引くのが定石です。チップ内部で完結すべき密結合な論理を境界で割ってはいけません。

UCIe ── インターコネクトを「標準部品の口」にする

ここまでの PHY とプロトコルは、各社が独自仕様で作るとそのベンダ・そのプロセス同士でしか繋がりません。チップレットを部品として流通させるには、口（インターフェース）の標準化が要ります。それが UCIe（Universal Chiplet Interconnect Express） です。

UCIe は前述の2層構造をそのまま標準化します。

UCIe は接続先のパッケージに応じて2系統を持ちます。1つは標準パッケージ基板上で動く構成（相対的に長距離・低帯域密度）、もう1つはシリコンインターポーザなど先端パッケージ上で動く構成（短距離・高帯域密度）です。同じプロトコルのまま、土台のパッケージに合わせて PHY 側を切り替えられるのが要点です。

電力配分との接続

ダイ間インターコネクトはパワーウォール（/semiconductor/power-wall/）とも無縁ではありません。境界を越える1ビットごとに pJ/bit を払うため、ダイ間トラフィックが多い設計は、その分の電力をインターコネクトに食われ、演算に回せる電力が減ります。電力予算が固定された現代のチップでは、インターコネクトの pJ/bit を下げることが、そのまま演算に使える電力を増やすことを意味します。先端パッケージで距離を詰める動機は、帯域密度だけでなく電力配分の観点からも説明できます。

まとめ

• チップレット分割の合理性は別に成立する一方、割った後のダイ間配線は独立した設計課題であり、その帯域・遅延・電力が損得を最終決定する。
• ダイ間インターコネクトは PHY 層とプロトコル層の2層からなり、PHY は配線距離が C × V² を通じて pJ/bit を支配し、バンプピッチが帯域密度（GB/s/mm）を決める。
• 分割はダイが大きく粒度が粗いとき得になる。境界をまたぐ信号本数に比例して PHY コストが増えるため、分割線はダイ間トラフィック最小の機能境界に引く。
• UCIe は PHY とプロトコル（PCIe/CXL を内包）を標準化し、標準/先端の2系統のパッケージに対応することで、異ベンダ・異プロセスのチップレットを混載・流通可能にする。
• ダイ間の pJ/bit はパワーウォール下の電力配分に直結し、距離短縮による低エネルギー化は演算に回せる電力を増やす意味を持つ。