先端パッケージングの原理（2.5D/3D・チップレット）

なぜ「1枚の大きなチップ」をやめるのか

トランジスタ微細化（/semiconductor/dennard-scaling/）が物理と経済の両面で鈍ると、性能を稼ぐ手段は「より小さく」から「より賢く束ねる」へ重心を移しました。その答えが先端パッケージングです。複数のダイ（チップレット）を1つのパッケージ内で高密度に接続し、あたかも1つの巨大チップのように振る舞わせます。

鍵となる制約が2つあります。1つはレチクル限界、もう1つは欠陥密度に対する歩留まりです。この2つを理解すると、なぜ大きな1チップを分割する方が合理的なのかが原理から見えてきます。

レチクル限界 ── ダイの大きさには上限がある

露光装置（/semiconductor/euv-lithography/）は1回の露光で転写できる領域（レチクルフィールド）に物理的な上限を持ちます。現行の露光機ではこの上限がおよそ 26mm × 33mm（約858mm²）。これを超えるダイは1ショットで作れず、原理的に製造できません。

1ダイの最大面積 ≒ 26mm × 33mm ≒ 858mm²   ← レチクル限界

これ以上の演算規模が欲しい
   → 1チップでは不可能
   → 機能を複数ダイ（チップレット）に分割し、パッケージで束ねる

大規模 GPU や AI アクセラレータは、単体ロジックだけでこの上限に肉薄します。さらに大容量メモリや I/O を同居させたければ、もはや1ダイには収まりません。分割は選択ではなく必然になります。

歩留まりの数理 ── 大きいほど不利になる

分割が合理的なもう1つの理由が歩留まりです。ウェハ製造（/semiconductor/wafer-fab-process-flow/）では一定の確率で欠陥が混入します。単純な近似（ポアソンモデル）では、良品率は次のように効きます。

歩留まり Y ≈ exp( -D0 × A )

  D0 : 欠陥密度（単位面積あたりの致命欠陥数）
  A  : ダイ面積

面積 A が指数の肩に乗る点が決定的です。面積が2倍になると歩留まりは二乗的に悪化します。同じシリコンでも、大ダイ1個より小ダイ複数の方が「全滅」を避けやすい。

欠陥が当たっても、チップレットなら不良の1片を捨てて良品だけを選別（known good die）して束ねられます。大ダイは1つの欠陥で全体が無駄になる。同じ欠陥密度でもトータルの実効歩留まりが上がり、ウェハあたりの良品コストが下がる——これがチップレット経済の核心です。

2.5D ── インターポーザ上に「横に並べる」

分割したダイをどう結ぶか。2.5D は、複数ダイをシリコンインターポーザという土台の上に横に並べ、その中の微細配線で結ぶ方式です。代表例が CoWoS（Chip on Wafer on Substrate）。

   [ロジック]   [HBM]   [HBM]      ← チップレットを横に並置
   ─────────────────────────
   [   シリコンインターポーザ   ]   ← 微細配線層 + TSV
   ─────────────────────────
   [        パッケージ基板        ]

ポイントは、インターポーザがシリコン製なのでウェハ並みの微細配線を引けること。通常のパッケージ基板の配線よりはるかに細く高密度な線で、ダイ間を短距離・広帯域に接続できます。HBM（広帯域メモリ）が成立するのはこの土台があるからで、千本単位の配線をロジックとメモリの間に通し、極めて高いバンド幅を実現します。

「2.5D」と呼ぶのは、ダイ自体は平面に並ぶ（横方向）が、インターポーザの TSV を介して基板へ縦に抜ける構造が、純粋な平面（2D）と垂直積層（3D）の中間だからです。

3D ── TSV で「縦に積む」

3D 積層は、ダイそのものを垂直に重ね、**TSV（Through-Silicon Via、シリコン貫通ビア）**で上下を直接配線します。TSV はシリコン基板を物理的に貫通する金属ビアで、ダイの裏面まで信号と電源を通します。

        [ ダイ2 ]
   ‖‖‖‖‖‖‖‖‖‖‖‖   ← TSV がシリコンを貫いて上下接続
        [ ダイ1 ]
   ─────────────
   [  パッケージ基板  ]

縦に積む利得は2つです。第一に、フットプリント（占有面積）を増やさず実装密度を上げられること。第二に、上下ダイ間の配線距離が極端に短くなり、バンド幅密度（単位面積あたりの帯域）と消費電力効率が向上することです。配線が短いほど寄生容量が減り、同じデータ転送を低い電力で行えます。

HBM そのものが、DRAM ダイを TSV で何段も積んだ3D 構造です。さらに近年は、ロジックダイ同士をハイブリッドボンディングで直接貼り合わせる手法も実用化されています。これはバンプ（はんだボール）を介さず、銅パッド同士を原子レベルで直接接合する技術で、接続ピッチをマイクロメートル級まで詰められます。

分割のコスト ── ただではない

チップレット化は万能ではありません。ダイを分ければ、それまでチップ内部で完結していた配線がパッケージをまたぐ外部接続になります。ダイ間インターコネクト（UCIe などの標準規格が整備されつつある領域）には、内部配線にはなかった遅延・消費電力・面積のオーバーヘッドが生じます。

モノリシック : 配線はすべてチップ内 → 遅延・電力は最小
チップレット : ダイ境界を越える信号にインターフェース回路が必要
              → PHY 回路の面積、追加の遅延・電力を払う

つまり「歩留まりとプロセス最適化で得る利得」と「ダイ間接続で払うコスト」の綱引きです。分割が得になるのは、ダイが十分大きく（歩留まり効果が効く）、かつ分割の粒度が粗い（境界を越える信号が相対的に少ない）とき。やみくもに細かく割れば、インターコネクトのオーバーヘッドが利得を食い潰します。

まとめ

• 微細化の鈍化を受け、性能向上の重心は「より小さく」から「複数ダイを束ねる」先端パッケージングへ移った。
• **レチクル限界（約858mm²）**がダイ面積に物理的な上限を課し、大規模演算では分割が必然になる。
• 歩留まりは Y ≈ exp(-D0 × A) で面積に指数的に効くため、小ダイ複数の方が実効歩留まりが高く、known good die の選別で良品コストが下がる。
• **2.5D（CoWoS）**はシリコンインターポーザ上にダイを並置し微細配線で広帯域接続、**3D（TSV）**は垂直積層で面積を増やさず帯域密度と電力効率を稼ぐ。
• 利得の裏でダイ間インターコネクトのオーバーヘッドと3D の放熱という代償があり、分割の合理性は規模と粒度に依存する条件付きである。