ウェハ製造前工程のフロー（成膜→リソ→エッチ→ドープ）

前工程は「サイクルの繰り返し」である

ウェハ製造の前工程（FEOL/BEOL、Front/Back End of Line）は、1枚の巨大な設計図を一度に焼き付ける作業ではありません。実体は 薄い層を1枚ずつ作り、その上にパターンを刻む サイクルを、最先端ロジックでは数百回繰り返す積層プロセスです。各サイクルの骨格はほぼ共通で、これを理解すれば工程全体が見通せます。

1サイクルの基本フロー:

  膜を作る(成膜/酸化) → レジスト塗布 → 露光(リソ) → 現像
        → エッチング または イオン注入 → レジスト除去 → 洗浄/平坦化(CMP)
        → 次の層へ（ループ）

重要なのは リソグラフィ自身は何も「作らない」 という点です。リソはレジストという感光膜に設計図を写し取るだけで、実際に膜を削るのはエッチング、不純物を入れるのはイオン注入です。リソはあくまで「どこを加工し、どこを守るか」のマスクを作る工程だと捉えると、各工程の役割分担が明確になります。

成膜 ── 層の素材を用意する

最初に、加工対象となる膜をウェハ表面に用意します。目的の材料・膜厚・段差被覆性（カバレッジ）に応じて手法を使い分けます。

微細化でゲート絶縁膜が薄くなりリーク電流が問題化すると、SiO2 より誘電率の高い high-k 材料（HfO2 など） を ALD で精密に積む方式へ移行しました。この経緯はトランジスタ構造の進化（/semiconductor/finfet-gaa/）と密接に絡みます。

リソグラフィ ── 設計図をレジストへ転写する

成膜した層の上に感光性樹脂（フォトレジスト）を塗り、マスクを通して光を当て、設計パターンを転写します。

リソの内部手順:

  レジスト塗布(スピンコート) → プリベーク
    → 露光(マスクのパターンを光学的に投影)
    → 露光後ベーク(PEB) → 現像(可溶部を溶かす)
    → パターン化されたレジストが残る

ポジ型レジストでは光が当たった部分が現像で溶け、ネガ型では逆になります。解像度は基本的に光の波長で決まり、より細かいパターンには短波長が必要です。可視・DUV（193nm）から EUV（13.5nm）への移行が微細化を支えてきました。露光の光学とEUVの詳細は/semiconductor/euv-lithography/で扱います。

エッチング ── 形を実際に彫る

現像で残ったレジストを保護膜（マスク）として、露出した下層を削り取ります。ここで初めて立体的な形状が生まれます。

微細パターンでは横に広がらない 異方性 が必須なため、反応性イオンエッチング（RIE）など垂直性の高いドライ方式が主役です。エッチング後はレジストを除去（アッシング）し、次工程へ進みます。「リソで描いた像を、エッチングが下層へ恒久的に刻む」――この2工程はワンセットで機能します。

ドーピング ── 電気的性質を作り込む

エッチで形を作る一方、半導体の電気的性質（n型/p型）は不純物の導入で決めます。現代の主流は イオン注入 です。

イオン注入の流れ:

  ドーパント(B, P, As等)をイオン化 → 加速して打ち込む
    → 注入で乱れた結晶を熱処理(アニール)で回復
    → ドーパントを活性化し所定の深さに分布

注入量（ドーズ）と加速エネルギーで濃度と深さを独立に制御でき、レジストや酸化膜をマスクにすれば「打ち込む領域」を選べます。キャリアと不純物の関係そのものは/semiconductor/band-theory-carriers/が原理を、トランジスタとしての動作はMOSFET動作（/semiconductor/mosfet-operation/）が扱います。

CMP ── 平坦化が積層を可能にする

層を積むほど表面の凹凸は累積します。凹凸があるとリソの露光で 焦点が合う深さ（焦点深度） を超え、微細パターンが結べません。これを解くのが 化学機械研磨（CMP, Chemical Mechanical Polishing） です。スラリー（研磨剤＋化学薬液）と研磨パッドで、化学反応と機械研磨を同時に効かせて表面を鏡面状に平坦化します。CMP があるからこそ「平坦面の上に次の層を正確に焼く」サイクルが成立し、多層化が現実になりました。

FEOLとBEOL ── トランジスタを作り、配線で繋ぐ

前工程は大きく2段に分かれます。

• FEOL（Front End of Line）：基板上にトランジスタ本体（ソース/ドレイン、ゲート、素子分離）を作り込む段。高温プロセスやドーピングが集中する。
• BEOL（Back End of Line）：完成したトランジスタ同士を金属配線で結ぶ段。層間絶縁膜の成膜 → リソ → エッチで溝/孔を開ける → 金属充填 → CMP を繰り返し、配線（メタル層）とビアを何層も積む。最先端では10層を優に超えます。

BEOLの1配線層(ダマシン法の概略):

  低誘電率(low-k)絶縁膜を成膜 → リソ/エッチで配線溝とビア孔を形成
    → バリア膜/シード層をPVD/ALD → 銅をめっき充填
    → 余分な銅をCMPで除去 → 平坦な配線層が1層完成（ループ）

ここまでの前工程を終えたウェハは、検査・ダイシングを経て後工程（パッケージング）へ渡ります。チップ間接続や積層の原理は先端パッケージング（/semiconductor/advanced-packaging-principles/）に続きます。

まとめ

• 前工程は 成膜→リソ→エッチ→（ドープ/CMP） という同一サイクルを数百回繰り返し、平面パターンを積層して立体を作る。
• リソは設計図の 転写（マスク作り） にすぎず、形を彫るのはエッチング、電気的性質を決めるのはイオン注入。
• 成膜は熱酸化/CVD/ALD/PVD を膜質・カバレッジで使い分け、ALD は極薄・均一が必要な high-k 等に効く。
• CMP の平坦化が焦点深度を確保し、多層化と BEOL のダマシン配線を成立させる。
• FEOL でトランジスタ、BEOL で多層配線。両段で材料も要件も異なり、配線は10層超に達する。