TSVと3D集積の電気・熱・機械応力

なぜTSVと3D集積を「三軸」で見るのか

3D集積（/semiconductor/advanced-packaging-principles/）の主役が TSV（Through-Silicon Via、シリコン貫通ビア） です。ダイの裏面までシリコンを物理的に貫通する銅ビアで、上下のダイを最短距離で直接配線します。配線が短いほど寄生容量が減り、同じデータ転送を低い電力で行える――ここまでは「電気」の利得です。

しかし TSV は同時に、シリコンに太い銅の柱を埋め込む行為でもあります。銅とシリコンは熱膨張係数が大きく違うため、温度が変わるたびに周囲のシリコンへ 機械応力 がかかる。さらにダイを縦に積むと放熱経路が長くなり 熱抵抗 が増す。TSV と 3D 集積は、電気・熱・機械の三軸が密結合した問題なのです。この記事はその三軸を順に深掘りします。

TSVの形成 ── Via-middleという作りどころ

TSV をいつ作るかで、Via-first / Via-middle / Via-last の3方式に分かれます。違いは「製造フローのどの段階で穴を開けて銅を埋めるか」です。

量産の主流は Via-middle です。フロントエンド（トランジスタ）を作り終え、BEOL の多層配線（/semiconductor/interconnect-rc-delay/）を積み始める前に TSV を形成します。手順はおおむね次の通りです。

1. ディープエッチ : Bosch法で高アスペクト比の縦穴をシリコンに掘る
2. ライナー成膜   : 絶縁膜(SiO2)＋バリアメタル(Ta/TaN)で側壁を覆う
3. 銅充填        : シードを付け電解めっきでボイドなく埋める
4. CMP           : はみ出した銅を研磨で平坦化（裏面側は研削で露出）

Via-middle が選ばれるのは2つの理由からです。第一に、トランジスタ形成（高温）が済んだ後なので、融点の低い銅が高温工程に晒されない。第二に、配線前なのでビア径を細く（直径 数マイクロメートル）保て、アスペクト比 10対1 級の高密度 TSV を実現できます。最後の CMP（化学機械研磨）（/semiconductor/cmp-planarization/）で表面を平坦化してから上層配線へ進みます。

電気特性 ── 寄生容量という見えないコスト

TSV は理想的な「ただの縦線」ではありません。銅の柱が絶縁膜（ライナー）を挟んでシリコン基板に囲まれた構造は、原理的に 同軸キャパシタ を形成します。

     [銅コア] ── 信号導体
        │絶縁膜(SiO2ライナー)  ← 誘電体
     [シリコン基板] ── もう一方の電極（GND側に効く）

TSVの寄生容量 C ≈ 同軸キャパシタの式に従う
  ・ライナーが薄い → Cが増える
  ・TSVが太い・長い → 対向面積が増え Cが増える

この寄生容量が信号を鈍らせ、充放電のたびに動的電力を食います。さらに厄介なのは、シリコンが完全な絶縁体ではなく半導体である点です。TSV 周囲のシリコンには空乏層が広がり、印加電圧やシリコンのドーピング濃度に応じて実効容量が変動する MOS的な振る舞い を示します。ライナーを厚くすれば容量は下がりますが、その分だけ TSV が太くなり実装密度を損なう――ここにも綱引きがあります。

機械応力とKOZ ── 銅の膨張がトランジスタを追い出す

ここからが TSV 特有の難所です。銅の熱膨張係数はシリコンの5倍以上（銅 約17 ppm/K に対しシリコン 約3 ppm/K）。製造時の高温から室温へ冷えるとき、銅はシリコンより大きく縮もうとし、逆に動作時に温まれば大きく膨らもうとします。周囲のシリコンに固定された銅柱は、この膨張差を 機械応力 として周辺シリコンに押し付けます。

問題は、シリコンの キャリア移動度が応力に敏感 なことです。これは欠陥ではなく結晶の性質で、歪みシリコン（/semiconductor/strained-silicon/）が移動度を意図的に上げるのと同じ物理（ピエゾ抵抗効果）が、ここでは 意図しない形 で現れます。TSV 近傍のトランジスタは、距離と方位に応じて移動度が増減し、しきい値や駆動電流がばらつきます。

TSV近傍の応力プロファイル（模式）

  TSV中心 ──→ 距離が増える
  応力 大                応力 小
   ┃▇▇▇▇▇▒▒▒░░░          ・近いほど応力大→移動度変動大
   ┗━━━━━━━━━━━━→        ・ある距離で許容レベルまで減衰
        ↑
     この内側にはトランジスタを置けない = KOZ

そこで設けるのが KOZ（keep-out zone、禁止帯） です。TSV の周囲一定半径内は応力が許容値を超えるため、トランジスタなどの能動素子を配置してはならない領域 として設計ルールで規定します。KOZ は配置できないシリコン面積を生むので、TSV を増やすほど有効面積が削られる――3D 集積の密度を制約する一因になります。

ハイブリッドボンディング ── バンプを捨てて銅を直接つなぐ

ダイ同士を縦に貼り合わせる接合も進化しています。従来は マイクロバンプ（はんだの微小ボール）で上下のパッドを繋いでいましたが、ピッチを詰めるとはんだが隣と短絡しやすく、数十マイクロメートルが限界でした。

これを置き換えるのが ハイブリッドボンディング です。はんだバンプを介さず、平坦化した 銅パッド同士を直接接合 し、周囲の絶縁膜（誘電体）同士も同時に接合します。「銅と誘電体のハイブリッド」を一括で貼り合わせるためこの名があります。

マイクロバンプ      ハイブリッドボンディング
 [Cuパッド]          [Cuパッド]
   ●はんだ            ────────  ← 銅を原子レベルで直接接合
 [Cuパッド]          [Cuパッド]
 ピッチ 数十µm        ピッチ 1µm級まで微細化可能

手順は、両面を CMP で極めて平坦に磨き、まず誘電体面を室温で密着させ、その後アニール（加熱）で銅を膨張・拡散させてパッド同士を一体化します。バンプが無いぶん接続が短く寄生も小さく、ピッチを マイクロメートル級 まで詰められるため、ダイ間の接続密度が桁違いに上がります。代償として、両面の平坦度・清浄度・位置合わせ（/semiconductor/overlay-alignment/）に極端な精度が要求されます。

熱抵抗の積層 ── 3Dの最大の制約

3D 集積で最後に立ちはだかるのが 熱 です。ダイを縦に積むと、下段ダイが出した熱は上段ダイや基板を通ってしか逃げられず、熱抵抗が直列に積み上がります。

熱の逃げ道（縦積み）
  ヒートシンク
     ↑ 熱抵抗
  [ダイ2]
     ↑ 接合界面の熱抵抗 ＋ ダイ自体の熱抵抗
  [ダイ1]  ← 下段の発熱はここを通らないと逃げられない
     ↑
  基板

直列に積むほど ジャンクション温度 が上がる

ジャンクション温度の上昇は二重に効きます。第一に、温度が上がると移動度が下がり性能が落ちる。第二に、温度依存の故障メカニズム――エレクトロマイグレーション（/semiconductor/electromigration-beol-limits/）など――が加速し、寿命が縮みます（/semiconductor/reliability-physics/）。発熱の大きいロジックを何段も重ねるのが難しいのはこのためで、現実には「積むのはメモリ、ロジックは1段」といった非対称な構成が多くなります。

まとめ

• TSV は Via-middle（ゲート形成後・BEOL配線前）で形成するのが主流で、銅の高温暴露を避けつつ細径・高アスペクト比を実現する。
• 銅コアと基板シリコンは絶縁ライナーを挟んで 同軸キャパシタ を作り、寄生容量が遅延と動的電力を増やす。容量低減と密度はトレードオフ。
• 銅とシリコンの 熱膨張差 が応力を生み、ピエゾ抵抗効果で近傍の移動度が変動するため、TSV周囲は KOZ として能動素子を排除する。
• ハイブリッドボンディング はバンプを廃し銅パッドを直接接合してピッチをマイクロメートル級まで詰めるが、平坦度・位置合わせに極端な精度を要する。
• 縦積みは 熱抵抗が直列に増える ため、ジャンクション温度の上昇が性能と信頼性の両面で実用範囲を縛る最大の制約になる。