CFET（相補FET）と次世代トランジスタ

なぜ「横並び」をやめて縦に積むのか

CMOS の標準セル（/semiconductor/cmos-inverter/ を想起してください）は、必ず nFET と pFET をペアで使います。従来はこの2種類をウェハ平面上で横に並べて配置してきました。FinFET から GAA ナノシート（/semiconductor/finfet-gaa/）へ進んでもこの「横並び」は変わらず、セル幅はおおむね「n側の素子幅＋p側の素子幅＋両者を隔てる分離幅」で決まります。

ここに微細化の壁があります。GAA でトランジスタ単体の静電制御を改善しても、標準セルのフットプリント（占有面積）はnとpを横に並べる以上は縮みにくいのです。配線ピッチや n/p 分離幅はリソグラフィや拡散制約で頭打ちになっており、平面の取り合いではこれ以上稼げません。

**CFET（Complementary FET、相補FET）**の発想は単純で強力です。nFET と pFET を横に並べる代わりに、一方をもう一方の真上に垂直積層します。フットプリントが平面では「n＋p」だったものが、上から見ると実質「1素子ぶん」の面積に畳まれるため、標準セル面積をおおむね半減できます。これはトランジスタ寸法を縮めずに密度を倍にする、スケーリングの新しい軸です。

CFET の基本構造 ── 上下に重なる2段のチャネル

CFET は GAA ナノシート（または将来のフォークシート）を上下2段に積んだ姿が基本形です。多くの提案では下段に nFET、上段に pFET を配置します（逆もあり得ます）。

   断面イメージ（CFET インバータ）:

     ┌───────────────┐
     │ ▓▓ pFET シート ▓▓ │  ← 上段（p型）
     │ ───────────── │
     │ （n/p 分離層） │  ← 上下を電気的に隔てる
     │ ───────────── │
     │ ▓▓ nFET シート ▓▓ │  ← 下段（n型）
     └─────ゲート─────┘
        共通ゲートが上下を貫く場合が多い

各段のチャネルは GAA と同じく全周をゲートで囲むため、短チャネル効果（/semiconductor/short-channel-effects/）への耐性は GAA を継承します。CFET が新たに解く問題は素子単体の静電制御ではなく、平面に置いていた n と p を縦に畳んで面積を半減することにある、という切り分けが理解の要です。

三つの難所 ── 配線・作り分け・熱

CFET の難しさは、構造の素直さに反して製造と配線に集中します。

(1) 縦方向の配線。上段と下段のソース／ドレイン、ゲートを電気的につなぐ必要がありますが、配線を素子の上に増やすと配線抵抗・容量（/semiconductor/interconnect-rc-delay/）が悪化します。そこで CFET は**裏面電源供給（BSPDN: Backside Power Delivery Network）**とほぼセットで議論されます。電源・接地をウェハ裏面から供給し、信号配線を表面に残すことで、上下素子への給電経路を確保しつつ表面の混雑を緩和します。下段素子へのコンタクトをいかに低抵抗で取り出すかが歩留まりを左右します。

(2) n型とp型の作り分け。横並びなら n 領域と p 領域を別々に注入・処理できますが、CFET では上下に重なった狭い空間で、下段に n、上段に p の特性（仕事関数の異なる金属ゲート、異なるソース／ドレイン）を作り込む必要があります。解放したナノシート間の隙間に、段ごとに違う材料を選択的に通す工程は極めて高難度です。

(3) 熱（放熱とサーマルバジェット）。素子を縦に積むと発熱源が立体的に密集し、下段から熱を逃がす経路が乏しくなります。さらに製造側では、下段を作った後に上段を作る際の**熱予算（サーマルバジェット）**が制約になります。後工程の高温が先に作った下段の特性（ドーパント分布や金属ゲート）を劣化させるため、後述のシーケンシャル集積では低温プロセスが必須になります。

二つの作り方 ── モノリシック集積とシーケンシャル集積

CFET の上下2段をどう作るかには、大きく二つの路線があります。

モノリシック集積は、Si/SiGe の交互積層（GAA と同じ犠牲層エピタキシ）を上下2段ぶん一度に成長させ、フィン状に削ってから SiGe を選択除去し、上下のシートを同時に解放します。上下が同じマスクで規定されるので重ね合わせ精度が原理的に保証される反面、深い溝に対してゲート金属やコンタクトを通す加工難度が跳ね上がります。

シーケンシャル集積（3D シーケンシャル）は、まず下段トランジスタを作り切り、その上に薄い単結晶半導体層を層転写（layer transfer）で貼ってから上段を作ります。上下を独立に設計でき、上段に別のチャネル材料を採用する自由度が魅力ですが、上段を作る温度が下段を壊さない範囲に制限される——この低温プロセスの確立が最大の技術課題です。

モノリシック:  [Si/SiGe を上下まとめて積層] → 一括加工 → SiGe除去で上下同時解放
シーケンシャル: [下段を完成] → 薄い半導体層を貼る(層転写) → 低温で上段を作る

GAA の先の路線 ── どこへ向かうか

微細化の道筋は、トランジスタ構造の進化（/semiconductor/finfet-gaa/）の延長線上に次のように整理できます。

平面MOSFET → FinFET → GAAナノシート → フォークシート → CFET → CFETの3D積層
（囲む面を増やす）   （横を詰める） （縦に畳む）   （さらに縦へ）

GAA まではゲートが囲む面数を増やして素子単体を強くする路線でした。フォークシート以降は、素子単体ではなくセルの取り合いを縮める路線へ重心が移ります。CFET はその到達点であり、さらに先には CFET 自体を 3D 的に積み上げる方向や、先端パッケージング（/semiconductor/advanced-packaging-principles/）によるチップ間の縦積みと組み合わせる構想が議論されています。フロントエンド（トランジスタ）の縦積みとバックエンド（パッケージ）の縦積みが連続し、システム全体が立体化していくのが大きな流れです。

まとめ

• CFET は nFET と pFET を横並びから垂直積層へ変え、標準セルのフットプリントをおおむね半減させる、GAA の次に来るとされる微細化路線。
• 静電制御は GAA 譲りで、CFET 固有の利得は密度（面積半減）。固有のコストは縦配線・n/p の作り分け・放熱という集積と熱の問題に偏る。
• 縦配線は**裏面電源供給（BSPDN）**とほぼセットで設計され、表面配線の混雑と給電経路を同時に解く。
• 作り方はモノリシック集積（上下一括・整合は楽だが深掘り加工が難）とシーケンシャル集積（独立最適化・上段材料の自由度はあるが低温プロセス必須）に大別される。
• 基礎は GAA（/semiconductor/finfet-gaa/）と短チャネル効果（/semiconductor/short-channel-effects/）、システムの立体化は先端パッケージング（/semiconductor/advanced-packaging-principles/）も参照。