配線遅延と RC 寄生（BEOL・低誘電率/銅配線）

なぜ性能の主役がトランジスタから配線へ移ったのか

微細化の物語は長らくトランジスタの物語でした。寸法を縮めればゲート遅延が縮み、チップは速くなる（/semiconductor/dennard-scaling/）。ところが2000年代に入ると、トランジスタを速くしても チップ全体の信号が思うように速くならない 現象が顕在化します。原因は、トランジスタ同士をつなぐ 配線（interconnect） の遅延でした。配線は単なる導線ではなく、抵抗 R と容量 C を持つ寄生素子の連なりであり、信号はそれを充放電しながら伝わります。微細化で配線が細く・近くなると、この RC 寄生 が悪化し、ゲート遅延が縮むほど相対的に配線遅延が支配的になっていきました。

RC 遅延の原理 ── なぜ線長の2乗で効くのか

配線を一本の分布定数線路とみなすと、その信号遅延は抵抗と容量の積に比例します。最も基本的な目安は次の形です。

配線の遅延（分布RCの目安）

  τ_wire ≈ 0.5 · R · C       （R, C は配線1本の総抵抗・総容量）

  R = ρ · L / (W · H)        抵抗率 ρ、長さ L、線幅 W、厚さ H
  C ≈ ε · L / d              誘電率 ε、線長 L、隣接配線との間隔 d

ここで決定的なのは、R も C も 線長 L に比例する という点です。両者を掛け合わせる RC 遅延には L が2回現れ、結果として次の関係になります。

  τ_wire ∝ R · C ∝ L²

  → 配線が2倍長くなると遅延は約4倍になる

配線遅延が線長の2乗で増える ──これが配線スケーリングの最大の難所です。トランジスタのゲート遅延は寸法を 1/k に縮めれば 1/k で縮みますが、チップ全体を横断する長距離配線の長さはチップサイズに縛られ、簡単には短くなりません。むしろ微細化で線幅 W と厚さ H が小さくなると断面積 W·H が減って抵抗が増え、隣接配線との間隔 d が詰まって容量が増えるため、同じ長さでも RC は世代ごとに悪化 します。ゲートが速くなるほど、相対的に配線が足を引っ張る構図がここから生まれます。

銅配線 ── 抵抗 R を下げる第一の柱

RC を下げるには R か C を下げるしかありません。まず R を攻めたのが 銅（Cu）配線 への転換です。それ以前の主流はアルミ（Al）配線でしたが、銅は抵抗率 ρ がアルミより約4割低く、同じ断面積でも抵抗を下げられます。加えてエレクトロマイグレーション（電流で金属原子が移動して断線する故障）耐性も高く、微細・大電流密度の配線に適しています。

ただし銅は反応性ドライエッチングで細線パターンを作りにくいという難点があり、アルミのように「成膜してエッチングで削る」加工ができません。そこで採用されたのが ダマシン法（damascene） です。先に絶縁膜へ溝（トレンチ）や穴（ビア）を掘り、そこへ銅を埋め込んでから、はみ出した銅を化学機械研磨（CMP）で削り取って平坦化します。成膜・エッチング・CMP の組み合わせは BEOL の中核工程です（/semiconductor/etching-deposition/）。

デュアルダマシンの基本フロー（1配線層ぶん）

  1. 絶縁膜（low-k）を成膜
  2. ビア穴とトレンチをエッチングで形成
  3. バリアメタル + シード層を成膜
       バリア: 銅が絶縁膜へ拡散するのを防ぐ薄膜（TaN など）
  4. 電気めっきで銅を埋め込み
  5. CMP で余分な銅を除去し平坦化 → 次の層へ

低誘電率（low-k）絶縁膜 ── 容量 C を下げる第二の柱

もう一方の柱は容量 C の削減です。配線間の容量は隣り合う配線の間にある絶縁膜の誘電率 ε（比誘電率 k で表す）に比例します。従来の絶縁膜は二酸化シリコン（SiO₂, k ≈ 3.9～4.2）でしたが、これを より k の小さい材料（low-k 材料） に置き換えれば、同じ構造のまま容量を下げられます。

配線間容量と誘電率の関係

  C ∝ k · (L · H) / d

  k を下げる手段
    SiO₂ (k ≈ 4.0)
      → フッ素や炭素を添加した SiOF / SiCOH (k ≈ 2.7～3.0)
      → 膜中に微細な空孔を導入した多孔質 low-k (k ≈ 2.2～2.5)
      → 究極は空気そのもの（k ≈ 1）を隙間に残すエアギャップ

low-k 化は素直に C を下げますが、代償があります。炭素添加や多孔質化は膜を機械的にもろくし、熱伝導も悪くします。CMP や封止（パッケージング）の応力で割れやすく、配線が発する熱を逃がしにくい。「k を下げるほど壊れやすく熱がこもる」 というトレードオフが、low-k 導入を一筋縄でいかないものにしました。導入が世代ごとに小刻みなのはこのためです。

BEOL の階層構造 ── なぜ配線層は何層も積むのか

R も C も線長 L に効く以上、長い配線ほど太く・厚くして単位長あたりの R と C を下げたい。一方、トランジスタ直上の局所配線は密度を稼ぐために細くしたい。この相反する要求を一枚の層では満たせないため、BEOL は 線幅と厚さの異なる配線層を何層も積層 し、用途ごとに使い分けます。これが多層配線の階層構造です。

BEOL の配線階層（下から上へ太く長くなる）

  局所配線（local）
    : 最も細く密。隣接セル間や標準セル内の短距離結線
    : RC は小さいが本数が膨大
  中間配線（intermediate / semi-global）
    : ブロック内をまたぐ中距離。やや太い
  グローバル配線（global）
    : 最上層。電源供給・クロック・チップ横断の長距離
    : 最も太く厚い → 単位長の R・C を下げ L² の悪化を緩和

下層ほど細く密に、上層ほど太く厚く配置することで、短距離の高密度結線と長距離の低 RC を両立させます。とりわけ電源網（パワーグリッド）とクロックは抵抗降下と遅延を嫌うため最上層の太い配線に割り当てられます。先端プロセスでは配線層が10層を優に超え、層間をつなぐビアの抵抗や、層数増加に伴う製造コスト・歩留まりも設計の制約になります。

まとめ

• 配線の遅延は τ ∝ R·C で、R も C も線長 L に比例するため 遅延は L² で増える。微細化で縮むゲート遅延と逆に、長距離配線の RC は世代ごとに悪化し、性能の律速がトランジスタから配線へ移った。
• R を下げる第一の柱が 銅配線。エッチングしにくい銅は ダマシン法（溝を掘って埋め、CMP で平坦化）で形成するが、拡散防止のバリアメタルと細線散乱が微細層で利得を削る。
• C を下げる第二の柱が 低誘電率（low-k）絶縁膜。SiO₂ を炭素添加・多孔質材料へ置き換えて k を下げるが、機械的脆弱性と放熱悪化のトレードオフを伴う。
• BEOL は細く密な局所配線から太く長いグローバル配線まで層を階層化し、用途別に最適化することでチップ全体の配線遅延を成立させる。設計側はリピータ挿入で L² を実質1乗へ緩和する。
• 配線の悪化はパッケージ側の短距離・広帯域配線（/semiconductor/advanced-packaging-principles/）や、電力配分の制約（/semiconductor/power-wall/）とも密接に絡む、現代設計の中心課題である。