ATEとウェハテスト・ファイナルテスト

なぜ完成したチップを一個ずつ測るのか

前工程（/semiconductor/wafer-fab-process-flow/）を抜けたウェハ上のダイは、設計通りに動く保証がまだありません。微小欠陥、ばらつき、配線の断線・短絡など、見た目では分からない不良が一定割合で混ざる。そこで電気的テストで一個ずつ刺激を与え、期待した応答が返るかを確かめて良否を判定します。テストは品質保証の最後の砦であり、不良品を市場に出さないための関門です。

テストは大きく二段構えになります。第一段が**ウェハソート（Wafer Sort、CP＝Chip Probe とも）で、ウェハを切る前にプローブで各ダイを測り、不良ダイにインクや電子マップで印を付ける。第二段がファイナルテスト（Final Test、FT）**で、良品ダイをパッケージに封止した後、もう一度フルにテストして最終出荷品質を確定する。なぜ二回測るのかには明確な理由があります。

ウェハソートとKGD ── プローブカードで未切断ダイを測る

ウェハソートの主役がプローブカードです。ダイのパッド配列に対応した微細な接触子（カンチレバー針、垂直プローブ、MEMS製の接触子など）を並べた基板で、これをダイのパッドに物理的に押し当てて電気的接触を取ります。プローバ（ウェハを保持しXYZに動かす装置）がダイを順にプローブ下へ位置決めし、針を降ろして接触させ、ATEが信号を印加してテストする、という動作を全ダイ分繰り返します。

ウェハソートの動作シーケンス

  1. プローバがダイ(i)をプローブカード直下に位置決め
  2. ウェハを上昇させ、針をパッドに押し当て接触
     （オーバートラベルで酸化膜を突き破り低抵抗接触）
  3. ATEがテストパターンを印加し応答を測定 → 良/不良判定
  4. 判定をウェハマップに記録（不良はインク or 電子マップ）
  5. 次ダイへステップ。全ダイ完了でロット終了

ここで重要な概念が**KGD（Known Good Die、良品と確認されたダイ）**です。チップレット（/semiconductor/chiplet-interconnect/）や3D積層、HBMのように複数のダイを一つのパッケージに統合する場合、組み込む前に各ダイが良品だと保証されていないと、一個の不良ダイが高価なパッケージ全体を巻き添えにします。だから先進パッケージほどウェハソートでのKGD選別の精度が決定的になる。接触抵抗の安定（針のオーバートラベルとクリーニング）や、針が増えるほど難しくなる平面度の管理が、KGD品質を左右します。

ATEは何をしているのか ── パターン印加と期待値比較

テストの心臓部がATE（Automatic Test Equipment、自動試験装置）、いわゆるテスタです。原理は単純で、「あらかじめ用意したテストパターンを時系列でDUT（Device Under Test、被試験デバイス）に印加し、出力を期待値と突き合わせる」こと。期待値と一致すればパス、違えばフェイルです。ATEは複数の機能ユニットの集合体です。

テストは目的別に何種類も走ります。代表的なのが、各ピンの接続と保護素子（/semiconductor/esd-latchup-protection/）の健全性を見るコンティニュイティ／リークテスト、論理が正しく動くかを見るファンクションテスト、待機時のリーク電流で欠陥を炙り出すIDDQテスト、そして規定周波数で動くかを見るATスピードテストです。論理チップではテストパターンを人手で書くのは非現実的なので、スキャンチェーンを使った設計（/semiconductor/design-for-test-scan/）でテスト容易性を作り込み、自動生成したパターンを流します。

スピードビニング ── 同じ設計を性能で等級分けする

良否判定だけがテストの仕事ではありません。スピードビニング（speed binning）は、合格したダイをさらに動作可能な周波数・電圧で等級（ビン）に分ける工程です。同じマスクから作った同一設計のチップでも、プロセスばらつき（/semiconductor/process-variation-corners/）でトランジスタの速さは個体ごとに違う。速い個体は高クロック品、遅い個体は低クロック品として、別の型番・別の価格で出荷します。

スピードビニングの考え方

  クロックを段階的に上げ、各個体が通る上限を探る
  個体A: 5.0GHz まで合格 → 上位ビン（高価格）
  個体B: 4.5GHz まで合格 → 中位ビン
  個体C: 4.0GHz まで合格 → 下位ビン
  （周波数だけでなく動作電圧・消費電力でも振り分ける）

ビニングはばらつきを捨てるのではなく製品ラインナップに変換して価値を回収する仕組みです。さらに、信頼性を担保するため出荷前に高温・高電圧でストレスを掛け初期不良を炙り出すバーンイン（/semiconductor/burn-in-reliability-screening/）を組み合わせ、初期故障率の高いダイを市場に出る前に脱落させます。ビニングが「性能の選別」なら、バーンインは「寿命の選別」だと整理できます。

テスト歩留まりと、見逃し・過剰排除の綱引き

テスト工程の出来を測る指標がテスト歩留まりです。基本はその工程で測ったダイのうち良品の割合で、ウェハソート歩留まり（プローブ良品比）とファイナルテスト歩留まり（パッケージ後良品比）に分けて管理します。歩留まりが低ければ、それが前工程の欠陥起因（/semiconductor/yield-defect-density/）なのか、組立起因なのか、テスト設定の過剰排除なのかを切り分けます。

テスト設計の本質は、**テストエスケープ（不良品を良品と誤判定して出荷）とオーバーキル（良品を不良と誤判定して捨てる）**という二つの誤りの綱引きです。判定の合否境界（テストリミット）を厳しくすればエスケープは減るがオーバーキルが増え、緩めればその逆になる。前者は市場不良・返品という重い代償、後者は歩留まり低下というコストを生みます。

まとめ

• テストは品質保証の最後の砦。**ウェハソート（CP）**で未切断ダイをプローブカードで測りKGDを選別し、不良品に後工程コストを掛けない。**ファイナルテスト（FT）**でパッケージ後に再試験し、組立で生じた不良まで捕まえる二段構え。
• ATEはデジタル・アナログ・電源・パターン生成の集合体で、テストパターンを印加して期待値と比較する。コンティニュイティ／リーク・ファンクション・IDDQ・ATスピードを目的別に走らせる。
• テスト時間がそのままコストになるため、**マルチサイト（並列測定）**で1ダイ当たり時間を削る。並列度は電源・チャネル・信号品質が上限を決める。
• スピードビニングは合格ダイを周波数・電圧で等級分けし、ばらつきを製品価値に変える。バーンインで初期不良を別途脱落させる。
• テスト歩留まりはCP・FTの良品比で管理し、設計の核心はテストエスケープとオーバーキルの綱引き。ガードバンドで安全側に寄せつつ、損失を最小化するリミットを選ぶ。欠陥と歩留まりの関係は /semiconductor/yield-defect-density/ を参照。