プロセスばらつきとコーナー（PVT・統計設計）

なぜ「同じ設計」のチップが同じに動かないのか

同一マスクで焼いた何万個のダイは、回路図上は完全に同一です。それでも実際のトランジスタは、しきい値電圧 Vth・チャネル長 L・酸化膜厚 tox といったパラメータが一つひとつ微妙に異なります。露光のフォーカス、ドーパント注入量、エッチング量、ウェハ内の温度勾配——製造の各工程が確率的なゆらぎを持つため、完成したトランジスタの特性は狙い値を中心に分布します。

この分布が設計を難しくします。速いトランジスタばかりなら遅延制約は楽ですが、リーク電力が増えます。逆に遅いトランジスタばかりなら省電力だが動作周波数を満たせません。製造で必ず生じる分布の端（最悪値）でも仕様を満たすように設計し、かつマージンを盛りすぎて性能・面積を捨てない——この綱引きがプロセスばらつき設計の核心です。基礎となる Vth やリークの振る舞いは短チャネル効果（/semiconductor/short-channel-effects/）も参照してください。

ばらつきの2分類 ── グローバルとローカル

ばらつきは発生源と相関の範囲で2つに大別され、扱うモデルがまったく異なります。

グローバルばらつきは、あるダイ上のトランジスタがそろって速い／遅いといった同方向の系統的なずれです。あるウェハの露光時間がわずかに長ければ、そのウェハ上の素子は一斉に同じ傾向に振れます。素子間の相関が強いため、「速い極／遅い極」という代表点（コーナー）で代表させられます。

ローカルばらつきは、隣り合うトランジスタですら独立に異なるランダムなばらつきです。代表格が**ランダムドーパントゆらぎ（RDF: Random Dopant Fluctuation）**で、チャネル中のドーパント原子の個数と位置が離散的・確率的に決まるために Vth が素子ごとに揺れます。微細化でチャネル内のドーパント原子数が数十〜数百個まで減ると、1個の増減が Vth に効くため、ローカルばらつきは微細化とともに支配的になります。線幅のがたつき（LER: Line Edge Roughness）も同系統です。

プロセスコーナー ── SS / FF / TT が指すもの

グローバルばらつきを離散的な代表点で表したものがプロセスコーナーです。CMOS は NMOS と PMOS の2種があるため、それぞれの速い（Fast）／遅い（Slow）を組み合わせて表記します。

コーナー表記 = (NMOSの速さ)(PMOSの速さ)

  TT (Typical-Typical)  : 両方とも標準（中央値）
  FF (Fast-Fast)        : 両方速い → 最大遅延は最良だがリーク最大・発熱大
  SS (Slow-Slow)        : 両方遅い → 最悪遅延（セットアップ違反の検証点）
  FS (Fast-N, Slow-P)   : NMOSだけ速い → スキュー（立上り/立下り非対称）
  SF (Slow-N, Fast-P)   : PMOSだけ速い → 逆スキュー

  速い = Vth低・L短・移動度高 → オン電流大 → 遅延小・リーク大
  遅い = Vth高・L長          → オン電流小 → 遅延大・リーク小

ここで何を検証するかでコーナーが変わるのが要点です。

• セットアップ（最大遅延）違反は信号が遅いほど危ないので、SS・高温・低電圧で検証します（後述の理由で低電圧かつ高温が遅い）。
• ホールド（最小遅延）違反は信号が速すぎると起きるので、FF・低温・高電圧で検証します。
• リーク電力・発熱の最悪は FF・高温・高電圧で見ます。

FS／SF はクロックツリーやレベルシフタなど、立上りと立下りの**スキュー（非対称）**が効く経路の検証に使います。

PVT ── プロセスだけでは足りない3軸

コーナー検証は実は3つの軸の総当たりです。プロセスばらつき（P）に加え、動作中に変わる電源電圧（V）と温度（T）を組み合わせるため PVT と呼びます。

電圧は素直で、低いほどオーバードライブ（V − Vth）が減りオン電流が落ちるので遅くなります。電源網の抵抗による電圧降下（IR ドロップ）や DVFS による動的変更も V 軸に含めて検証します。

温度には**温度反転（temperature inversion）**という落とし穴があります。古い大電圧プロセスでは高温ほど移動度が落ちて遅くなりましたが、低電圧では高温で Vth が下がる効果が移動度低下を上回り、高温のほうが速くなる逆転が起きます。

コーナー解析の限界 ── 組合せ爆発と過剰マージン

コーナー解析は「全ての最悪角で仕様を満たせば、その内側はすべて満たす」という保守的な保証を与えます。確実ですが2つの弱点があります。

第一に組合せ爆発です。P が複数（SS/TT/FF/FS/SF）、V が複数、T が複数、さらに RC 抽出コーナー（配線の速い／遅い、/semiconductor/interconnect-rc-delay/）やオンチップばらつき係数まで掛け合わせると、検証すべき角の数が数十〜数百に膨れ、サインオフの計算時間が現実的でなくなります。

第二に過剰マージンです。コーナーは「NMOS も PMOS も同時に最悪、しかも電圧も温度も同時に最悪」という、確率的にはほぼ起こらない四重・五重の同時悪条件を仮定します。各要因が独立なら全部が同時に最悪になる確率は無視できるほど小さいのに、コーナー解析はそれを必ず満たすことを要求するため、実際の歩留まりに不要なマージンまで盛って性能と面積を捨てます。

コーナー(最悪同時)が仮定する世界
  P=最悪 ∧ V=最悪 ∧ T=最悪 ∧ ローカルばらつき=最悪 が同時発生
  → 各々が独立なら同時確率は極小（例 0.13%^4 オーダー）
  → 起こりもしない事象に合わせて設計＝過剰設計

統計手法が問う世界
  「歩留まり 99.73%(3σ) を満たすには各要因をどこまで見ればよいか」
  → 必要なぶんだけマージンを取り、過剰を削る

SSTA とモンテカルロ ── 遅延を「分布」で扱う

過剰マージンを削る答えが、遅延を単一の最悪値ではなく確率分布として伝搬させる統計手法です。

SSTA（Statistical Static Timing Analysis、統計的静的タイミング解析）は、各セルの遅延を「平均 ± ばらつき」を持つ確率変数として扱い、パスに沿って分布のまま加算・最大演算で伝搬させます。最終的にパス遅延は分布として出るので、「クロック周期を満たす確率（＝そのパス起因の歩留まり）」を直接読めます。鍵は相関の扱いです。グローバル成分はパス上の全セルで同方向に効く（強相関）、ローカル成分はセルごとに独立、と分けてモデル化することで、無相関を仮定したときの過小マージンや、全相関を仮定したときの過剰マージンを避けます。

モンテカルロ法は、各パラメータの分布から乱数でサンプルを大量に生成し、その都度回路をシミュレートして遅延・電力・機能の分布を直接求めます。SSTA が線形近似で速い一方、モンテカルロは非線形・強い相関・離散的な機能不良（SRAM の読み書き失敗など稀少事象）まで捉えられるのが強みです。ただし 3σ より外の稀少な不良を十分な精度で捕まえるには膨大なサンプルが要るため、重点サンプリング（importance sampling）などの稀少事象法が併用されます。

実務の使い分け ── コーナーで粗く、統計で詰める

両者は対立ではなく役割分担です。設計の初期〜中盤はコーナー解析で粗く・保守的に収束させ、ばらつきに対するロバスト性を素早く確保します。サインオフ近傍では統計手法で過剰マージンを定量的に削り、歩留まり目標（例 3σ）に必要なだけのマージンに調整して性能・面積・電力を取り戻します。

設計フローでの位置づけ

  早期設計   : 代表コーナー(SS/TT/FF)で素早く方向確認
  詳細設計   : PVT 全角でサインオフ検証（保守的な保証）
  最適化     : SSTA で歩留まり寄与の大きいパスを特定
  歩留まり詰め: モンテカルロで稀少不良(SRAM等)を確認
  → 過剰マージンを削り、性能/面積/電力を回収

OCV（On-Chip Variation）係数でローカルばらつきを一律に割り増す古典的手法から、パスごとに統計的に効かせる AOCV／POCV（Advanced／Parametric OCV）へ移行してきたのも、同じ「過剰マージンを賢く削る」流れの一部です。歩留まりとマージンの両立は、欠陥密度に基づく面積歩留まり（/semiconductor/yield-defect-density/）と並ぶ、量産設計のもう一本の柱です。

まとめ

• ばらつきはグローバル（ダイ間・系統的）とローカル（ダイ内・ランダム）に大別され、前者は SS/FF/TT コーナー、後者は RDF 等のガウス分布として別々のモデルで扱う。
• プロセスコーナーは NMOS/PMOS の速い／遅いの組合せで、検証目的により最悪角が変わる。セットアップは SS・低電圧、ホールドは FF・高電圧、リークは FF・高温・高電圧。
• 検証は P（プロセス）・V（電圧）・T（温度）の3軸総当たり（PVT）。温度反転により最悪が低温側に来ることがあり、両端を張る必要がある。
• コーナー解析は確実だが組合せ爆発と、四重五重の同時最悪を仮定する過剰マージンが弱点。
• SSTAは遅延を分布で伝搬させ歩留まりを直接読む。モンテカルロは非線形・稀少不良（SRAM の機能失敗等）を捉える。実務はコーナーで粗く詰め、統計で過剰マージンを削って両立させる。
• 関連は短チャネル効果（/semiconductor/short-channel-effects/）・SRAM セル（/semiconductor/sram-cell/）・歩留まりと欠陥密度（/semiconductor/yield-defect-density/）も参照。