歩留まりと欠陥密度（Murphy モデル・コスト構造）

歩留まりとは何を測っているのか

歩留まり（yield）とは、製造したダイ（die、ウェハから切り出す1個のチップ）のうち、電気的に正常で出荷できる良品の割合です。ここで扱うのは主に ダイ歩留まり（die yield）、つまり前工程（/semiconductor/wafer-fab-process-flow/）でウェハに作り込んだダイが致命欠陥なく動く確率です。

歩留まりが決定的に重要なのは、半導体のコストが「ウェハ1枚を加工する費用」でほぼ固定される一方、そのウェハから取れる 良品の数 が歩留まりで大きく振れるからです。同じウェハ単価でも、良品が半分しか取れなければ1個あたりのコストは2倍になります。だから歩留まりは品質指標であると同時に、そのままコスト構造の中核を握る経済変数です。

Poisson モデル ── 欠陥密度とダイ面積の最も素朴な関係

歩留まりを見積もる出発点は、致命欠陥がウェハ上にランダムかつ独立に降ってくると仮定する Poisson モデル です。単位面積あたりの平均致命欠陥数を欠陥密度 D0 [個/cm^2]、ダイの面積を A [cm^2] とすると、1個のダイに乗る欠陥の期待個数は積 D0 * A になります。

良品とは「致命欠陥が1個も乗らなかったダイ」なので、Poisson 分布で欠陥数がゼロになる確率を求めれば歩留まりが出ます。

Poisson モデル（最も素朴な歩留まり式）

  ダイに乗る致命欠陥の期待個数 = D0 * A
  欠陥が k 個乗る確率 = exp(-D0*A) * (D0*A)^k / k!

  歩留まり Y = P(欠陥 0 個) = exp(-D0 * A)

この式が語ることは強烈です。歩留まりはダイ面積 A に対して指数関数的に減衰する。 D0 が一定でも、A を2倍にすれば指数の肩が2倍になり、歩留まりは2乗で落ちます。微細化や設計でトランジスタ数を増やすこと自体ではなく、それが占める 面積 が歩留まりを支配するというのが核心です。

なぜ Poisson では足りないのか ── 欠陥のクラスタ化

Poisson モデルは「欠陥が完全にランダムで独立」と仮定します。ところが実際の製造では、欠陥は 特定の場所に固まって出る（クラスタ化する） 傾向があります。研磨むら、特定の露光ショットの不良、ウェハ周縁部の劣化などで、欠陥はウェハ上で偏って分布します。

クラスタ化が起きると、欠陥は少数のダイに集中し、残りの多くのダイはきれいなまま残ります。すると 同じ平均欠陥密度 D0 でも、良品の数は Poisson の予測より多くなります。 つまり Poisson はクラスタ化を無視するぶん、歩留まりを実際より低く（悲観的に）見積もってしまいます。大面積ダイほどこのズレは大きく、D0 * A が大きい領域で Poisson 式は使い物にならなくなります。

この補正のために、欠陥密度そのものをばらつく確率変数として扱い、その分布を仮定して平均化した歩留まり式が考案されました。代表が Murphy モデル です。

Murphy モデル ── 欠陥密度の分布を平均化する

Murphy（B. T. Murphy, 1964）の発想は、欠陥密度 D を1つの定数ではなく ウェハ上でばらつく量 とみなし、その分布 f(D) で Poisson の歩留まりを重み付け平均することです。

Murphy の一般形（欠陥密度の分布で平均する）

  Y = ∫ exp(-D*A) * f(D) dD     （D は 0 から ∞ まで）

  f(D) = 欠陥密度の分布。これに何を仮定するかで式が変わる

ここで f(D) に何を選ぶかが歩留まりモデルの分かれ目です。Murphy 自身は計算しやすい近似として 三角分布 を仮定し、その結果として次の有名な式が得られます。

Murphy モデル（三角分布近似）

  Y = ( (1 - exp(-D0*A)) / (D0*A) )^2

  D0*A が小さいとき Poisson と一致し、
  D0*A が大きいときは Poisson より高い歩留まりを予測する

実務では、より柔軟に分布の広がりを1つのパラメータで調整できる 負の二項モデル（Seeds / Stapper 系） もよく使われます。これはガンマ分布を f(D) に仮定したもので、クラスタの強さをパラメータ alpha（クラスタリング係数）で表します。

負の二項モデル（クラスタ化を alpha で表す）

  Y = ( 1 + (D0*A) / alpha )^(-alpha)

  alpha が大きい  → クラスタ弱い → Poisson に近づく
  alpha が小さい  → クラスタ強い → 歩留まりは高めに出る
  ( alpha → ∞ の極限で Poisson 式 exp(-D0*A) に一致 )

ダイサイズと歩留まりのトレードオフ ── 取り数も同時に効く

歩留まりだけでなく、1枚のウェハから物理的に何個のダイが取れるか（取り数、gross die per wafer） もダイ面積で決まります。円形ウェハに長方形のダイを並べるため、ダイが大きいほど枚数は減り、さらにウェハ周縁で切れて捨てられるダイ（エッジロス）の割合も増えます。

取り数の概算（円ウェハに正方ダイを敷き詰める近似）

  N_gross ≒ (π * R^2) / A  -  (π * 2R) / sqrt(2*A)
            └ 面積で割った理論枚数  └ 周縁で欠ける補正（円周ロス）

  R = ウェハ半径、A = ダイ面積

ここに歩留まりを掛けたものが、最終的に売れる 良品ダイ数 です。

良品ダイ数 = N_gross * Y

  Aを大きくすると:
    N_gross は 1/A で減る（取り数が減る）
    Y は exp(-D0*A) 系で減る（歩留まりが落ちる）
  → 良品数は A に対して二重に減少する ★

この 二重の減少 がダイサイズ拡大の本質的なペナルティです。大面積ダイは、取れる総数が少ない上に、その中で良品になる割合も低い。両者が掛け算で効くため、面積を増やすと良品ダイ数は急激に落ちます。

なぜ大面積 AI チップは高コストなのか

ここまでをコストに翻訳します。良品ダイ1個あたりのコストは、ウェハ加工費を売れる良品数で割ったものです。

良品ダイあたりコスト = ウェハ1枚のコスト / (N_gross * Y)

  分母 N_gross * Y が、面積Aに対して二重に減るのだから、
  コストは面積Aに対して急峻に増大する ★

最先端の AI アクセラレータや GPU が高価なのは、まさにこの構造です。これらは演算器と大容量オンチップメモリを詰め込むため、ダイ面積が露光装置で焼ける上限（レチクル限界、約 858 mm^2）に迫るほど巨大になります。面積が大きいので取り数は少なく、D0 * A が大きいので歩留まりも低い。結果として良品1個あたりのコストが跳ね上がります。

業界の主要な対策が、巨大な1枚モノリシックダイを小さな複数の チップレット（chiplet） に分割し、パッケージ上で再結合する手法です。小さなダイは D0 * A が小さく歩留まりが高く、取り数も多い。良品だけを選別して組み合わせれば、実効的な歩留まりとコストを劇的に改善できます。その接続を支える技術が先端パッケージング（/semiconductor/advanced-packaging-principles/）です。歩留まりの式が、設計をモノリシックからチップレットへ動かしている直接の動機だと言えます。

まとめ

• 歩留まり Y は、致命欠陥密度 D0 とダイ面積 A の積で決まり、最も素朴な Poisson モデルでは Y = exp(-D0*A) と面積に対し指数的に減衰する。
• 現実の欠陥はクラスタ化するため Poisson は歩留まりを過小評価する。これを欠陥密度の分布で補正したのが Murphy モデル（三角分布）や 負の二項モデル（クラスタ強度を alpha で表現）。
• ダイ面積を大きくすると、取り数 N_gross が 1/A で減り、かつ歩留まり Y も落ちる という二重の減少が起き、良品ダイ数が急減する。
• 良品ダイあたりコストはウェハ費÷（取り数×歩留まり）なので、大面積 AI チップはレチクル限界に迫る巨大ダイゆえに二重苦でコストが跳ね上がる。
• その経済原理が、モノリシックから チップレット（/semiconductor/advanced-packaging-principles/）への移行を駆動している。欠陥の発生源である前工程は/semiconductor/wafer-fab-process-flow/を参照。