歩留まり学習とプロセスコントロール（SPC・APC）

なぜ「制御」と「学習」を分けて考えるのか

新しいプロセスを量産に立ち上げるランプアップ期の最大の課題は、歩留まり（/semiconductor/yield-defect-density/）をいかに速く引き上げるかです。ここには性質の異なる二つの活動が同居しています。一つは、すでに分かっている工程を規格内に保つこと（プロセスコントロール）。もう一つは、まだ原因不明の歩留まりロスの正体を突き止めること（歩留まり学習）。前者を担うのがSPCとAPC、後者を担うのがパレート分析と空間シグネチャ解析です。この二輪が噛み合って初めて、立ち上がりの傾きが急になります。

SPC ── 管理図でアサイナブルコーズを検出する

SPCの中核は管理図（control chart）です。膜厚や線幅（CD）といった工程出力を時系列でプロットし、中心線（CL）と上下の管理限界（UCL/LCL）を引く。ここで決定的に重要なのは、管理限界が規格（spec）ではないことです。管理限界は工程自身のばらつきから統計的に決まる線（典型的には中心±3シグマ）で、「この工程が安定なら出力はこの帯に収まるはず」を表す。一方、規格は設計が要求する許容範囲。両者は別物で、管理図は「規格内かどうか」ではなく「工程が統計的に安定しているか」を見ます。

管理図（Xbar 図）の読み方

  UCL ─────────────────────────────  中心+3σ
        ・     ・        ・     ●←打点が限界外＝即異常
   CL ──・──・───・──・───・───────  中心線(目標)
      ・    ・     ・   ・
  LCL ─────────────────────────────  中心-3σ
       └─────────────────────────▶ ロット/時刻
  限界内でも「連続8点が片側」等のパターンは
  ドリフトの兆候としてWestern Electricルールで検出

打点が管理限界を超えれば即アサイナブルコーズと判断しますが、それだけでは遅い。限界内でも連続して片側に並ぶ・単調に増え続けるといったパターンは、平均がじわじわ動いている兆候です。これを拾うのがWestern Electricルール（例: 連続8点が中心線の同じ側、連続6点が単調増減）です。3シグマ限界を選ぶ理由も統計的で、正常な工程が偶然限界を超える確率（誤警報率）が約0.27%と十分小さく、無駄な介入を抑えられるからです。限界を狭めれば異常検出は速くなるが誤警報が増える、という感度と誤警報のトレードオフがここにあります。

APC ── ラン・ツー・ランでドリフトを自動補正

SPCは異常を検出して人に知らせる仕組みですが、半導体プロセスには時間とともに必ず進む系統的ドリフトがあります。エッチング装置のチャンバ壁の堆積物が増える、薬液が消耗する、ターゲットが摩耗する──こうしたゆっくりした変化を放置するとCpkが下がる。そこで前のロットの計測結果を使って次のロットのレシピを自動補正するのがAPC（Advanced Process Control）、その代表がラン・ツー・ラン（R2R）制御です。

R2Rの心臓は**EWMA（指数加重移動平均）**フィルタです。直近の計測誤差を重く、古い誤差を指数的に軽く重み付けして「真のドリフト」を推定し、装置の制御ノイズに振り回されないようにします。擬似コードで示すと次の通りです。

# ラン・ツー・ラン制御（EWMA フィルタ）
target  = 30.0     # 目標CD (nm)
lam     = 0.3      # EWMA重み(0<lam<1)。大きいほど追従、小さいほど平滑
gain    = 1.0      # 入力1あたりの出力変化(プロセスゲイン)
bias    = 0.0      # 推定された系統オフセット

for lot in production_lots:
    recipe   = (target - bias) / gain   # 補正レシピを算出
    measured = run_process(recipe)       # ロット投入→計測
    error    = measured - target
    bias     = lam * (measured - gain*recipe) + (1 - lam) * bias
    # 観測オフセットを指数加重し、推定オフセットbiasを更新→次ロットへ

ポイントは重みパラメータ lam の選び方です。lam を大きくすると最新の計測に強く追従してドリフトを速く追える反面、計測ノイズや単発の外れ値にも反応して制御自体が暴れる。lam を小さくすると平滑化が効いて安定するが、ドリフトへの追従が遅れる。これはSPCの感度・誤警報のトレードオフと表裏一体です。

歩留まり学習 ── パレートと空間シグネチャ

ここまでは「分かっている工程を保つ」制御の話でした。ランプアップで本当に効くのは、未知の歩留まりロスの原因を学習で潰すサイクルです。出発点はパレート分析。電気テスト（/semiconductor/wafer-fab-process-flow/後の最終テスト）やインライン検査（/semiconductor/inline-metrology-inspection/）で集めた不良を欠陥種・不良モードごとに集計し、ロスの大きい順に並べる。歩留まりロスはごく少数の原因に偏る（パレートの法則）ので、上位の数項目を潰すのが最も効率的です。

次に効くのが空間シグネチャ（spatial signature）の解析です。不良ダイをウェーハ上の座標にプロットしたウェーハマップは、不良の物理的原因ごとに特徴的な空間パターンを描きます。原因とパターンが結び付くため、マップの形が発生源工程を指し示す指紋になるのです。

ウェーハマップの空間シグネチャ → 推定原因

  リング状(同心円)   : 成膜/エッチングの径方向ムラ、温度勾配
  エッジ集中(外周)   : 端部の膜厚不均一、ベベル処理、搬送傷
  中心集中           : スピン塗布・CMPの中心圧依存
  スクラッチ(線状)   : ハンドリング傷、CMPパッドの異物
  ランダム散在       : パーティクル欠陥(欠陥密度D0が支配)
  繰り返し(レチクル) : マスク欠陥・露光ショット内の系統不良

このパターンと工程の対応が、原因の切り分けを劇的に速めます。同心円リングなら成膜やエッチング（/semiconductor/etching-deposition/）の径方向ムラ、中心集中ならCMP（/semiconductor/cmp-planarization/）の中心圧依存、レチクル周期で繰り返すならマスク・露光側、というように疑う工程を一気に絞れる。さらにパターンがロット内で同じ装置を通ったウェーハに偏るかを見れば、装置コミナリティ解析で犯人の号機まで突き止められます。

学習サイクルの全体像

制御と学習をひとつのループにまとめると、ランプアップは次のように回ります。

歩留まり学習サイクル（ランプアップ）

  テスト/検査 → 不良をパレートで層別 → 上位ロスを選ぶ
       ↑                                      │
       │                                      ▼
  プロセス改善 ◀── 発生源工程の特定 ◀── 空間シグネチャ/装置コミナリティ
       │                                      
       └→ SPCで監視・APCでドリフト補正して再発を防ぐ

パレートで「どのロスが大きいか」を決め、空間シグネチャと装置コミナリティで「どの工程・どの号機か」を特定し、プロセスを改善する。そして直した工程をSPCで監視しAPCで安定維持して再発を防ぐ。学習が原因を減らし、制御がそれを固定する。この往復の速さがランプアップの傾きそのものです。歩留まりが上がるにつれシステマティック不良が消え、残るランダム欠陥の世界（/semiconductor/yield-defect-density/）へ移行していきます。

まとめ

• ばらつきを**コモンコーズ（自然なノイズ）とアサイナブルコーズ（特定できる異常）**に分け、後者だけに反応するのがSPCの根本思想。
• 管理図は規格ではなく工程の安定性を見る道具で、±3シグマの管理限界とWestern Electricルールでドリフトを検出する。安定性とCpk（工程能力）は別問題。
• **APC（ラン・ツー・ラン）**はEWMAで系統的ドリフトを推定し次ロットのレシピを自動補正する。安定工程への過調整（タンパリング）は分散を増やすため、SPCと組み合わせて使う。
• ランプアップの歩留まり学習は、パレート分析でロスを層別し、ウェーハマップの空間シグネチャと装置コミナリティで発生源工程を特定する。
• 学習が原因を減らし、制御（SPC・APC）が再発を防ぐ往復でランプアップが進み、やがてランダム欠陥支配の世界（/semiconductor/yield-defect-density/）へ移行する。