歪みシリコンとモビリティ強化

なぜ「歪ませる」と速くなるのか

MOSFET の駆動電流（/semiconductor/mosfet-operation/）は、ざっくり Ion ∝ (W/L) * μ * Cox * (Vgs - Vth) の形で書けます。ここで μ はキャリア移動度で、同じ電圧・同じ寸法でも μ が大きいほど多くの電流を流せます。微細化でゲート長 L を縮めるのが王道ですが、それとは独立に μ そのものを底上げ できれば、寸法を変えずに性能を稼げます。これが歪みシリコン（strained silicon）の狙いです。

移動度はおおむね μ = q*τ / m* で決まります。τ は散乱までの平均時間、m* は 有効質量 です。結晶格子を歪ませると、後述するようにバンド構造が変わって m* が下がり、さらに散乱が減って τ が伸びるため、両方の効きで μ が上がります。

歪みがバンド構造に効く2つの機構

シリコンに歪みを加えると、伝導帯（電子）と価電子帯（正孔）で別々の機構が働きます。

nFET（電子）── 谷の分離（valley splitting） 無歪みのシリコンの伝導帯の底には、エネルギーの等しい6個の谷（バレー）があります。電子はこの6谷に分散して存在し、谷をまたいで散乱（谷間散乱、intervalley scattering）するたびに速度を失います。チャネル面に 引張歪み を加えると、この6谷の縮退が解けて2谷と4谷にエネルギーが分裂します。

無歪み Si:  6つの谷が同エネルギー（縮退）
   ┌─┐┌─┐┌─┐┌─┐┌─┐┌─┐   ← 電子は6谷に分散、谷間散乱が多い

引張歪み後: 縮退が解けて2谷が下がる
   ┌─┐┌─┐                    ← 低い2谷（面内方向に軽い）に電子が集中
   ────────── ↑ エネルギー差
   ┌─┐┌─┐┌─┐┌─┐            ← 高い4谷は使われにくくなる

低い側の2谷は、輸送方向（チャネル面内）で有効質量が小さい谷です。電子はエネルギーの低いこの2谷に優先的に集まるため、(1) 平均有効質量が下がり、(2) 別の谷へ飛ぶ谷間散乱が減って τ が伸びます。両者が重なって電子移動度が大きく向上します。

pFET（正孔）── 価電子帯の分離と曲率変化 価電子帯の頂上では、重い正孔（heavy hole）と軽い正孔（light hole）のバンドが縮退しています。チャネルに 圧縮歪み を加えると、この縮退が解けてバンドが分離し、頂上付近のバンドの曲率が変わって正孔の有効質量が低下します。加えてバンド間散乱も減るため、正孔移動度が向上します。要点は、nFET は引張、pFET は圧縮という 歪みの符号が逆 だということです。

どうやって歪みを作り込むか

歪みの符号が逆である以上、nFET と pFET で別々の手法を使い分けます。代表的なのが次の2つの「プロセス起因歪み（process-induced strain）」です。

pFET ── 埋め込みSiGeソース/ドレイン（eSiGe） ソース/ドレイン領域をいったん掘り込み、そこに SiGe をエピタキシャル成長 させて埋め戻します。Ge は Si より原子が大きく格子定数が約4%大きいため、SiGe は周囲の Si 格子に合わせて自分が圧縮されつつ成長します。その反作用として、SiGe がソース/ドレイン両側からチャネルを 横方向に押し縮め、チャネルに一軸性の圧縮歪みが入ります。Ge 濃度を上げるほど歪みは強まります。

   ┌─────ゲート─────┐
   │   チャネル(Si)   │
 ┏━┷━┓   ←押す→   ┏━┷━┓
 ┃SiGe┃            ┃SiGe┃   ← 大きい格子のeSiGeが
 ┗━━━┛            ┗━━━┛      両側からチャネルを圧縮

このとき Si と SiGe の界面では、格子が無理に整合した 擬似格子整合（pseudomorphic） 状態になります。膜が厚すぎると歪みエネルギーが溜まって転位（ミスフィット転位）で歪みが緩和（リラックス）してしまうため、臨界膜厚未満に収める設計が要ります。

nFET ── 引張応力のSiN膜（tensile CESL） nFET には、トランジスタ全体を覆う窒化シリコン（SiN）膜を 引張応力を持たせて成膜 し、チャネルを引っ張ります（contact etch-stop layer, CESL の応力制御）。pFET 側には逆に圧縮応力の SiN を使う デュアルストレスライナー（DSL） で、1チップ上に引張・圧縮を作り分けます。CVD の条件（/semiconductor/etching-deposition/）で膜の応力符号を制御できる点を利用しています。

グローバル歪みと局所歪み

歪みの入れ方は大きく2系統あります。局所歪み（local / process-induced） は上記の eSiGe や応力膜のように、素子ごとにプロセスで歪みを作り込む方式で、現在の主流です。一方 グローバル歪み（global / substrate strain） は、緩和させた SiGe バッファ層の上に薄い Si をエピタキシャル成長させ、ウェハ全面のチャネルを最初から引張歪みさせる sSOI（strained-SOI）などの方式です。全面に均一な歪みを入れられますが、欠陥制御やコストの難しさから、量産では局所歪みが広く使われてきました。

微細化との関係 ── 寸法に頼らない性能向上

歪みシリコンが重要なのは、ゲート長を縮めずに駆動電流を上げられる 点にあります。短チャネル化（/semiconductor/short-channel-effects/）はリーク増大などの副作用を伴いますが、歪みは移動度という別パラメータを直接持ち上げるため、これと併用できます。Intel が90nm世代（2003年ごろ）で eSiGe と応力膜を実用化して以降、歪みは微細化を補完する標準技術になりました。

FinFET や GAA（/semiconductor/finfet-gaa/）の3次元構造でも歪みは使い続けられています。GAA ナノシートは Si と SiGe の交互積層から作るため、SiGe を犠牲層と歪み源の両方に使う設計や、Ge 濃度の高い SiGe・Ge チャネルそのものを高移動度チャネルとして使う流れにつながっています。

まとめ

• 移動度は μ = q*τ / m* で決まり、歪みは有効質量 m* の低下と散乱時間 τ の延長の両方で μ を底上げする。
• nFET は引張歪み で伝導帯6谷の縮退を解いて谷間散乱を抑え、pFET は圧縮歪み で価電子帯を分離して正孔の有効質量を下げる。歪みの符号が逆である点が要。
• 実装は pFET の埋め込みSiGe（eSiGe）ソース/ドレイン と nFET の引張応力SiN膜（DSL） が定番で、緩和させない膜厚・濃度・レイアウト管理が前提になる。
• 歪みは寸法を縮めずに性能を上げる手段で、90nm世代から実用化され、FinFETやGAA（/semiconductor/finfet-gaa/）でも形を変えて継承されている。バンドと有効質量の基礎は /semiconductor/band-theory-carriers/ を参照。