HBMと広帯域メモリインターフェース

帯域とは「幅 × 速さ」── HBM はどちらに賭けたか

メモリの帯域は突き詰めると単純な掛け算です。

帯域 = I/O 幅（ビット数） × 1ピンあたりの転送レート（ビット/秒）

同じ帯域を得る道は2つあります。狭い I/O を超高速で動かすか、広い I/O を低速で動かすか。GPU 用の GDDR は前者を選び、1ピンを 20Gbps 超の猛烈なクロックで叩きます。HBM（High Bandwidth Memory）は後者に賭けました。1スタックあたり 1024ビット という常識外れに広い I/O を、1ピンあたり数 Gbps の低いレートで並列駆動します。

なぜ広幅・低速の方が良いのか。鍵は信号を高速化するほど電力と難度が跳ね上がる点にあります。高速 I/O は終端抵抗での電力消費、配線の損失補償（イコライザ）、厳しいタイミング設計を要し、消費電力が転送レートとともに急増します。HBM は1ピンを遅くする代わりに本数を桁違いに増やすことで、同じ帯域をはるかに低い電力で達成します。これが「広帯域メモリ」の核心です。前提となる DRAM セルの動作は /semiconductor/dram-cell/ を参照。

1024ビット I/O はどう物理的に成立するのか

1スタック 1024本もの信号線を、なぜ HBM だけが引けるのか。答えは配線距離を極端に短くしたことにあります。通常の DRAM パッケージは基板上の長い配線でメモリと SoC をつなぐため、引ける本数は基板の配線密度に律速されます。HBM はこの常識を、シリコンインターポーザという土台で覆します。

   [   GPU/ロジックダイ   ]   [ HBM スタック ]      ← 横に並置
   ──────────────────────────────────────
   [        シリコンインターポーザ（μ級の微細配線 + TSV）        ]
   ──────────────────────────────────────
   [               パッケージ基板               ]

インターポーザはシリコン製なので、ウェハ並みのマイクロメートル級の微細配線を引けます。普通の基板配線よりはるかに細く高密度な線で、ロジックと HBM の間に数千本の配線を数ミリメートルの至近距離で通せる。この短距離・高密度配線が 1024ビット幅を物理的に可能にします。2.5D 実装（CoWoS など）の全体像は /semiconductor/advanced-packaging-principles/ に詳しく、ダイ間配線のコストは /semiconductor/chiplet-interconnect/ を参照。

TSV 積層 ── DRAM ダイを縦に貫いて束ねる

1024本の I/O を引いても、それを受ける DRAM 側が平面に広がっていてはフットプリント（占有面積）が膨れ上がります。HBM はここで TSV（Through-Silicon Via、シリコン貫通ビア） を使い、複数の DRAM ダイを垂直に積層します。

        [ DRAM ダイ4 ]
   ‖‖‖‖‖‖‖‖‖‖‖‖‖‖   ← TSV がシリコンを貫通し
        [ DRAM ダイ3 ]      上下のダイを直接配線
   ‖‖‖‖‖‖‖‖‖‖‖‖‖‖
        [ DRAM ダイ2 ]
   ‖‖‖‖‖‖‖‖‖‖‖‖‖‖
        [ DRAM ダイ1 ]
   ‖‖‖‖‖‖‖‖‖‖‖‖‖‖
        [ ベースロジックダイ ]   ← I/O・テスト・チャネル制御

TSV はシリコン基板を物理的に貫く金属ビアで、積んだダイの間を上下に直結します。最下段にはベースロジックダイを置き、外部 I/O のまとめ役・テスト機能・チャネル制御を担わせます。縦積みの利得は2つ。第一に、平面面積を増やさず容量（積層段数）を稼げること。第二に、ダイ間の配線距離が極端に短くなり、バンド幅密度と電力効率が上がることです。配線が短いほど寄生容量が減り、同じデータ転送を低い電力で行えます。

つまり HBM は「インターポーザによる横方向の密結合」と「TSV による縦方向の積層」の二段構えで、広幅・短距離・高密度を同時に成立させています。

なぜ低電力なのか ── 短く・遅く・近い

HBM の電力効率を pJ/bit（1ビット転送あたりのエネルギー）で見ると、その優位が明確になります。電力を決める要因は次の3つです。

配線を1本充放電するエネルギーは「容量 × 電圧の二乗」に比例します。HBM は配線が短く容量が小さく、低速ゆえ低振幅で駆動できるため、この積が小さい。狭幅高速の GDDR が長い基板配線を高い周波数で叩いて大きな終端電力を払うのと対照的に、HBM は1ビットあたりのエネルギーが桁で小さい。データ移動の電力がシステム全体を律速する時代（/semiconductor/power-wall/）に、これは決定的な利点です。

制約その1 ── 熱

HBM の最大の弱点は熱です。DRAM ダイを何段も積むと、内側のダイの発熱が上下に閉じ込められ、放熱経路がヒートシンクまで遠くなります。とりわけ HBM は発熱の大きい GPU/ロジックダイの真横（数ミリ）に置かれるため、隣接ロジックの熱が伝わってくる問題も抱えます。

ヒートシンク
   ↑（放熱が届きにくい）
[ DRAM ダイ ]  ← 内側ほど熱がこもる
[ DRAM ダイ ]
[ DRAM ダイ ]
[ ベースロジック ]   隣の GPU からの熱流入も受ける

DRAM は温度が上がると接合リークが指数的に増え、保持時間が短くなります（/semiconductor/dram-cell/）。するとリフレッシュを頻繁にせざるを得ず、性能と電力をさらに圧迫する悪循環に陥ります。だから HBM システムは温度管理が厳しく、積層段数を増やすほど熱設計が律速要因になります。

制約その2・3 ── コストと容量

HBM の二つ目の制約はコストです。シリコンインターポーザは半導体プロセスで作る一種のウェハであり、製造費がかさみます。さらに TSV 形成、ダイの極薄研磨、多段の積層・接合、そして**known good die（良品選別）**を経た高歩留まりダイの確保が必要で、工程数が多くプロセスが難しい。結果として HBM は GDDR より高価になり、コストに敏感な民生用途には載りにくく、データセンタ向け AI アクセラレータや HPC が主戦場になります。

三つ目は容量です。1スタックの容量は「1ダイあたり容量 × 積層段数」で決まりますが、前述の通り段数は熱と薄化の難しさで上限がある。DRAM 単体の微細化が鈍る（セルキャパシタ Cs の確保が難しい、/semiconductor/dram-cell/）なかで、HBM の容量は「ダイ容量 × 段数」の積に縛られ、システム搭載量は載せられるスタック数（インターポーザ面積が律速）にも依存します。帯域では圧倒的だが、総容量では大規模 DIMM 構成の通常 DRAM に及ばないことがあり、用途に応じた使い分けが必要です。

まとめ

• 帯域は「I/O 幅 × 転送レート」。HBM は幅を 1024ビット級に広げて低速で動かす道を選び、GDDR の狭幅高速とは逆の戦略をとった。
• 1024本もの I/O はシリコンインターポーザの μ級微細配線による数ミリの至近接続で初めて成立し、DRAM 側は TSV で垂直積層して面積を増やさず容量と帯域密度を稼ぐ。
• 低電力の源泉は短い配線・低い転送レート・低振幅駆動で、ビットあたりエネルギー（pJ/bit）が GDDR より桁で小さい点にある。
• 代償は3つ。熱（積層で放熱が悪化しリフレッシュ増を招く）、コスト（インターポーザと TSV 積層の工程負担）、容量（段数が熱で頭打ち）。
• 全体の 2.5D/3D 実装原理は /semiconductor/advanced-packaging-principles/、ダイ間接続のコストは /semiconductor/chiplet-interconnect/、DRAM セルの物理は /semiconductor/dram-cell/ も参照。