DRAM セルの動作原理（1T1C・リフレッシュ）

DRAM が「1ビットを1個のキャパシタに溜める」という割り切り

DRAM（Dynamic Random Access Memory）の本質は、1ビットを1個のキャパシタに溜めた電荷の有無で表すという極端な割り切りにあります。SRAM が1ビットに6トランジスタを使ってフリップフロップで状態を保持するのに対し、DRAM は**トランジスタ1個・キャパシタ1個（1T1C）**だけ。このセル面積の小ささが、同じシリコン面積に桁違いのビットを詰め込める高密度・低ビット単価の源泉です。

代償は明快です。キャパシタの電荷は放っておくと漏れて消えるため、DRAM は揮発性であり、しかも電源を入れたままでも周期的なリフレッシュが欠かせません。「Dynamic」の名は、この絶えず電荷を維持し続ける動的な性質に由来します。アクセストランジスタの動作原理は /semiconductor/mosfet-operation/ を前提とします。

1T1C セルの構造 ── ワード線・ビット線・キャパシタ

セルは1個の MOSFET（アクセストランジスタ）と1個のストレージキャパシタからなります。配線は2本だけです。

        ワード線（WL, 行を選ぶゲート信号）
            |
   ビット線 ─[ アクセスTr ]─┬─ ストレージキャパシタ Cs
   （BL, 列の  ゲート=WL    |        |
    データ線）             |       セルプレート（共通電極, 通常 VDD/2）
                           |
              電荷を溜めるノード（蓄積ノード）

• ワード線（WL） はアクセストランジスタのゲートにつながり、行を選択する。WL を上げるとそのトランジスタがオンになり、キャパシタがビット線とつながる。
• ビット線（BL） はトランジスタのドレイン側につながるデータ線で、書き込み・読み出しの電荷をやり取りする。
• ストレージキャパシタ Cs の片側は蓄積ノード、もう片側はセルプレート（多くは VDD/2 に固定）。蓄積ノードの電位が高い（≒VDD）状態を論理1、低い（≒0V）状態を論理0と定義する。

書き込みは WL を上げてビット線の電位（0 または VDD）をキャパシタに転送するだけ。読み出しでも WL を上げてキャパシタの電荷をビット線へ放出します。アドレスを行と列に分け、行で WL を、列でビット線群を選ぶマトリクス構造が高密度化の基本です。

なぜ揮発するのか ── 3つのリーク経路と保持時間

蓄積ノードは理想的には孤立した島ですが、現実には電荷が複数の経路で漏れ出します。これが揮発性とリフレッシュ必須性の根源です。

これらの漏れにより、蓄積ノードの電位は時間とともに減衰します。データが確実に読める下限を割るまでの時間が保持時間（リテンション時間）で、典型的なセルでは室温でおおむね数十ミリ秒以上ですが、温度が上がると接合リークが指数的に増えて急激に短くなります。だから高温ほどリフレッシュを頻繁にする必要があります。

リフレッシュ ── 読み出して同じ値を書き戻す

リフレッシュとは、消えかけた電荷を回復させる操作です。仕組みは単純で、対象の行を読み出し、その値をそのまま書き戻すだけ。後述するセンスアンプが読み出し時にビット線をフルの 0/VDD まで駆動するため、読み出すこと自体が同時にキャパシタの再充電（リストア）になります。

リフレッシュの周期的処理（行アドレスを順に巡回）:

  for 各行 in 全行:
      WL を上げて1行ぶんを一斉に読み出す
      → 各ビット線でセンスアンプが 0/VDD に確定
      → そのままビット線の値がキャパシタへ書き戻される（リストア）
      WL を下げて次の行へ

  これを保持時間（例 64ms）以内に全行ぶん完了させる

ポイントは行単位で一括処理されることです。1本の WL を上げるとその行に並ぶ全セル（数千〜数万ビット）が同時に対応するビット線へつながり、各ビット線のセンスアンプが並列に動くため、1回の動作で1行まるごとリフレッシュできます。全行を保持時間内に巡回する必要があり、これがリフレッシュのオーバーヘッド（その間は通常アクセスを止める）と待機電力の主因になります。

センスアンプ ── 微小電荷を電荷分配と差動増幅で読む

読み出しの最大の難所は、セルの電荷が極めて小さいことです。蓄積容量 Cs は数十フェムトファラド程度しかないのに、つながる先のビット線容量 Cbl はその数倍〜十数倍あります。WL を上げてキャパシタをビット線につなぐと、両者の間で電荷分配が起き、ビット線にはわずかな電圧変化しか現れません。

読み出し時の電荷分配（ビット線をあらかじめ VDD/2 にプリチャージ）:

  プリチャージ: BL を VDD/2 に固定しておく
  WL を上げる → Cs（蓄積電荷）と Cbl（ビット線）が電荷を分け合う

  ビット線の微小変化 ΔV ≒ (Vcell − VDD/2) × Cs / (Cs + Cbl)

    Vcell = VDD なら BL は VDD/2 から少しだけ上がる（=論理1）
    Vcell = 0   なら BL は VDD/2 から少しだけ下がる（=論理0）

  Cbl ≫ Cs なので ΔV はせいぜい数十〜百ミリボルト程度

この数十ミリボルトの微小差を 0/VDD のフルスイングへ叩き上げるのがセンスアンプです。鍵となるのがフォールデッド／オープンビット線構成で、ビット線を2本一組（BL と相補の /BL）にし、片方を読み出しセルに、もう片方をダミー（基準）側のプリチャージ電位 VDD/2 に保ちます。センスアンプは交差結合したインバータ対（正帰還ループ）で、2本のビット線のどちらがわずかに高いかを検出し、正帰還で一気に増幅して高い側を VDD、低い側を 0V へ確定させます。

センスアンプは行に並ぶ全ビット線ぶん用意され、WL を上げると一行ぶんが並列に増幅・確定されます。増幅後の一行ぶんのデータは行バッファとして保持され、同じ行内の別カラムへの連続アクセス（バーストやページモード）が高速になる ── これが DRAM の「同じ行は速く、行をまたぐと遅い」というアクセス特性の正体です。

微細化の壁 ── キャパシタ容量 Cs をどう確保するか

DRAM 微細化の核心的な課題は、セル面積を縮めても Cs を一定以上に保たねばならないという矛盾です。Cs が小さすぎると ΔV がノイズに埋もれて読めず、リークに対する保持時間も短くなります。容量は「誘電率 × 電極面積 / 絶縁膜厚」で決まるため、面積を削りながら容量を保つには次の手が要ります。

平面に置けるキャパシタ面積には限界があるため、現代の DRAM は**深い溝（トレンチ）や高く積んだ円筒（スタック）**でキャパシタを縦方向に立体化し、わずかな投影面積で十分な電極面積を稼いでいます。それでも世代ごとにアスペクト比は極端になり、加工の難しさが微細化を律速します。誘電膜も SiO2 から酸化ハフニウム系などの High-k 材料へ移行して誘電率を稼いでいますが、薄くすればトンネルリークが増えて保持時間を損なうトレードオフからは逃れられません。

まとめ

• DRAM の1セルは**アクセストランジスタ1個＋キャパシタ1個（1T1C）**で、キャパシタの電荷の有無が1ビット。SRAM より圧倒的に小面積で高密度・低ビット単価を実現する。
• 蓄積電荷は接合・サブスレッショルド・誘電体のリークで漏れて減衰するため揮発性であり、保持時間内に**周期的なリフレッシュ（読んで書き戻す）**が必須。最弱セルが周期を律速する。
• セルの微小電荷はビット線との電荷分配でわずかな ΔV にしかならず、センスアンプが基準電位 VDD/2 との差を正帰還で増幅して 0/VDD に確定する。この読み出しは破壊読み出しで、必ず書き戻しを伴う。
• 微細化の核心は面積を縮めても Cs を確保することで、立体キャパシタ・High-k 誘電体・薄膜化で挑むが、いずれもリークや加工難とのトレードオフに直面する。
• 前提となる単体 MOSFET の動作は /semiconductor/mosfet-operation/、キャリアとリークの物理は /semiconductor/band-theory-carriers/、容量確保のための立体構造・微細加工の流れは /semiconductor/finfet-gaa/ や /semiconductor/euv-lithography/ も参照。