DRAMセンスアンプとビット線アーキテクチャ

微小電荷をどう「読む」か ── センスアンプが解く問題

DRAM の1セルはアクセストランジスタ1個とキャパシタ1個（1T1C）だけで、セル構造とリフレッシュの全体像は /semiconductor/dram-cell/ に譲ります。ここで深掘りするのは、そのセルからどうやって信頼できる1ビットを取り出すかという読み出し系の心臓部 ── センスアンプとビット線アーキテクチャです。

問題の核心は信号の小ささにあります。蓄積容量 Cs は数十フェムトファラド程度しかないのに、つながる先のビット線容量 Cbl はその数倍から十数倍ある。ワード線（WL）を上げてセルをビット線につなぐと両者で電荷再分配が起き、ビット線に現れる電位変化はせいぜい数十ミリボルトです。この微小信号を、ノイズに負けずに 0/VDD のフルスイングへ確定させるのがセンスアンプの役割です。

プリチャージ ── 読み出しの基準を VDD/2 に揃える

すべての読み出しはプリチャージから始まります。アクセス前にビット線対（BL と相補の /BL）を両方とも VDD/2 にイコライズしておく。この VDD/2 という基準電位の選び方が巧妙です。

プリチャージ期（WL は全て下げた状態）:

  EQ 信号を上げる
   → BL と /BL を短絡しつつ VDD/2 へ充電
   → 両ビット線が正確に同電位（= 差ゼロ）に揃う

VDD/2 を基準にすると、セルが論理1（蓄積ノード ≒ VDD）なら再分配でビット線はわずかに上がり、論理0（蓄積ノード ≒ 0V）なら下がる。1と0が基準点から上下対称に振れるため、センスアンプが検出すべき差電圧の振幅が両極性で揃い、片側だけが極端に読みにくくなることを防げます。加えて、ビット線を 0V や VDD ではなく中点に保つことで、プリチャージ時の充放電電力が抑えられる利点もあります。

再分配で生じる差電圧（ΔV は VDD/2 を基準とした片振れ）:

  ΔV ≒ (Vcell − VDD/2) × Cs / (Cs + Cbl)

    Vcell = VDD  → BL は +ΔV（論理1）
    Vcell = 0    → BL は −ΔV（論理0）

  Cbl が Cs より十分大きいので |ΔV| はおおむね数十ミリボルト

交差結合インバータ対 ── 正帰還で差を叩き上げる

センスアンプの本体は、2個の CMOS インバータを互いの入出力に交差接続した**ラッチ（双安定回路）**です。各インバータの出力が相手の入力になっており、わずかな差があると正帰還で一方向に暴走的に増幅します。

交差結合インバータ対（BL と /BL がそれぞれノードを兼ねる）:

      VDD 側活性化（SAP）
        |
   PMOS─┴─PMOS
    |        |
   BL ──×── /BL     ← × は交差接続（左の出力が右の入力へ、逆も）
    |        |
   NMOS─┬─NMOS
        |
      GND 側活性化（SAN）

動作はこうです。プリチャージで BL と /BL は VDD/2、差ゼロ。WL を上げて片側（例 BL）だけにセルをつなぐと BL に ±ΔV の偏りが乗る。ここでセンスアンプの電源 SAN（NMOS 側を GND へ）と SAP（PMOS 側を VDD へ）を活性化すると、わずかに高い側のノードがさらに高く、低い側がさらに低く引っ張られる正帰還が働き、最終的に高い側を VDD、低い側を 0V へ確定させます。差動増幅という意味では差動対と同じ発想ですが、増幅後にその状態を保持する点でラッチであり、考え方は /semiconductor/current-mirror-diff-pair/ の差動増幅と地続きです。

重要なのは、センスアンプは絶対電圧を測らず2本のビット線のどちらが高いかという相対比較だけで判定することです。だから電源電圧のドリフトや温度変動といったコモンモードの揺らぎに強い。検出すべきは VDD/2 ぴったりに保たれた相補側に対する、読み出し側のわずかな偏りだけです。

フォールデッド対オープン ── ビット線アーキテクチャの分岐

センスアンプは相補な2本のビット線を必要とします。その「相補側をどこから持ってくるか」で二つの代表的アーキテクチャに分かれます。

フォールデッドビット線は BL と /BL を同じアレイ内で隣り合わせに折り返して配線する方式です。両線が物理的に近接しているため、外来ノイズやカップリングがほぼ等しく両線に乗り、差動増幅の段階で相殺される。このノイズ耐性の高さから、信号余裕が厳しい微細プロセスではこちらが事実上の標準です。代償はセル面積で、相補線を同アレイに通すぶん 1セルあたりおおむね 8F2（F は最小加工寸法）と大きめになります。

オープンビット線はセンスアンプを境に左右のアレイへビット線を伸ばし、片側を読み出し、反対側を基準（相補）に使う方式です。1セルを 6F2 まで詰められ面積効率に優れますが、相補側が別アレイにあるため両線が受けるノイズが非対称になりやすく、ノイズ耐性ではフォールデッドに劣ります。容量を最優先する用途で選ばれます。

破壊読み出しとリストア ── 読むことが書き戻すこと

センスアンプの動作には、DRAM 特有の不可分なステップが続きます。

幸い、この書き戻しはセンスアンプの動作そのものに内包されます。センスアンプが正帰還で高い側を VDD、低い側を 0V までフルに駆動するとき、WL がまだ上がっていればその確定電位がアクセストランジスタを通ってキャパシタへ流れ込み、自動的に再充電される。だから「読む」と「書き戻す」が一つの動作で完結します。

この性質がリフレッシュの実体そのものです。リフレッシュは特別な回復回路を持たず、対象行を読み出してセンスアンプに 0/VDD を確定させるだけ ── その読み出しに内包された書き戻しがキャパシタを再充電する。リフレッシュ周期や温度依存といった上位の話は /semiconductor/dram-cell/ に整理しています。

読み出し1サイクルの時系列:

  1. プリチャージ : BL, /BL を VDD/2 にイコライズ
  2. WL アサート  : 片側にセルをつなぎ電荷再分配（ΔV 発生・元データ消失）
  3. センス       : SAN/SAP 活性化、正帰還で 0/VDD に確定
  4. リストア     : 確定電位が WL 経由でキャパシタへ書き戻る
  5. カラム選択   : 同行内の必要なビットを外部へ読み出し（行バッファ）
  6. プリチャージ : WL を下げ、再び VDD/2 へ戻して次に備える

なお WL を上げている間にフル VDD を確実に書き戻すには、NMOS アクセストランジスタのしきい値落ちを避けるため WL を VDD より高い昇圧電圧（VPP）まで持ち上げます。これは /semiconductor/dram-cell/ で触れたブーステッドワード線と同じ要請です。

行バッファとアクセス特性 ── 「同じ行は速い」の正体

センスアンプは行に並ぶ全ビット線ぶん用意され、WL を1本上げるとその行の全セル（数千〜数万ビット）が並列に増幅・確定されます。確定後の一行ぶんのデータはセンスアンプ列にそのまま保持され、これが**行バッファ（オープンページ）**として働きます。

このため、すでに開いている行の別カラムへのアクセスは、再度のセンス動作なしにカラム選択だけで済み高速です。逆に別の行へ移るには、いま開いている行を一度プリチャージで閉じ（書き戻し済みなのでデータは安全）、新しい WL を上げてセンスし直す必要があり、その分のレイテンシがかかる。同じ行は速く、行をまたぐと遅いという DRAM のアクセス特性は、このセンスアンプ＝行バッファの構造から直接導かれます。

まとめ

• セル信号は VDD/2 を基準に数十ミリボルトの片振れにすぎず、これを交差結合インバータ対の正帰還ラッチが相対比較で 0/VDD まで叩き上げる。絶対電圧を測らないためコモンモードの揺らぎに強い。
• 読み出しはプリチャージ（VDD/2 イコライズ）→ WL アサートと電荷再分配 → センス → リストアの連鎖で、信号量は Cs / (Cs + Cbl) の分圧比で決まる。これがビット線長とアレイ分割の制約を生む。
• フォールデッドビット線は相補線を隣接させてノイズを相殺し微細プロセスの主流、オープンビット線は 6F2 まで詰められ面積効率に優れる。ノイズ耐性と密度のトレードオフ。
• 電荷再分配でセル電荷が失われる破壊読み出しゆえ、確定値のリストアが読み出しに内包され、それがそのままリフレッシュの実体になる。
• センスアンプ列が行バッファとして働くことが「同じ行は速く、行をまたぐと遅い」というアクセス特性の根源。前提となるセル構造とリフレッシュは /semiconductor/dram-cell/、増幅の基礎は /semiconductor/current-mirror-diff-pair/、読み出し余裕を食う雑音の物理は /semiconductor/device-noise-physics/ を参照。