カレントミラーと差動対（アナログ基本構成）

アナログ回路は「電流を配り、差を増幅する」で出来ている

デジタルが 0/1 のスイッチで世界を作るのに対し、アナログ回路は連続量を正確に扱うことが仕事です。その土台になるのが二つの構成です。一つは基準となる電流を回路のあちこちへ正確に複製・配給するカレントミラー、もう一つは二つの電圧の差だけを増幅し、共通成分（雑音や電源変動）を捨てる差動対です。オペアンプの中身は、突き詰めればこの二つの組み合わせに過ぎません。単体 MOSFET の動作（飽和領域での電流式）は /semiconductor/mosfet-operation/ を前提に、本稿では「2 個以上を組むと何が起きるか」を扱います。

カレントミラー ── ゲート電圧の共有で電流をコピーする

カレントミラーは、基準電流 I_REF を別の枝へ写し取る回路です。原理は単純で、飽和領域の MOSFET ではドレイン電流がゲート–ソース電圧 V_GS でほぼ決まることを使います。

       I_REF          I_OUT（複製）
         │              │
       [ M1 ]────┬────[ M2 ]
         │       │      │
        ゲートとドレインを
        M1 で短絡（ダイオード接続）
         │       │      │
        GND ─────┴──────GND

  M1 と M2 のゲートを共通接続 → V_GS が等しい
  M1・M2 が同じ寸法なら I_OUT ≒ I_REF

基準側 M1 はゲートとドレインを短絡（ダイオード接続）してあり、流れ込む I_REF に見合った V_GS が自動的に決まります。その V_GS を M2 のゲートへ配ると、同じ寸法の M2 には同じ電流が流れる——これが「鏡（ミラー）」の由来です。M2 の幅を M1 の N 倍にすれば I_OUT は N 倍になり、1 個の基準から任意倍率の電流を作れます。

チャネル長変調と出力抵抗 ── 複製が「ずれる」第一の理由

理想のミラーなら I_OUT は出力電圧（M2 のドレイン電圧）に関係なく一定のはずです。しかし実際の MOSFET にはチャネル長変調があり、V_DS が上がると実効チャネル長がわずかに縮んでドレイン電流が増えます。電流式に補正項 (1 + λ·V_DS) が付くと考えると分かりやすく、λ がその効きの強さです。

この V_DS 依存こそが、電流源としての出力抵抗 r_o の正体です。r_o ≒ 1 / (λ·I_D) で、大きいほど「電圧が変わっても電流が動かない」理想電流源に近づきます。

複製精度を上げる定石がカスコード接続です。ミラーの上にもう 1 段トランジスタを重ねて出力ノードを「遮蔽」し、出力電圧の変動が下段の V_DS にほとんど伝わらないようにします。これで実効的な出力抵抗が g_m·r_o 倍ほどに跳ね上がり、I_OUT の V_OUT 依存を大幅に抑えられます。代償として縦に段が増えるぶん、正常動作に必要な電圧の余裕（出力スイング）が削られるトレードオフがあります。出力抵抗が大きいことは、後段の電圧利得が g_m·r_o 程度で効く増幅段にとってそのまま利得の源になります。

差動対 ── 差を増幅し、同相を捨てる

差動対は、ソースを共通に縛った 2 個の MOSFET（M1, M2）に、片方ずつ入力 V_IN+・V_IN- を与える構成です。

        ┌──── I_D1      I_D2 ────┐
      [ M1 ]              [ M2 ]
   V_IN+ │                  │ V_IN-
        └────────┬─────────┘
              共通ソース
                 │
            [ テール電流源 I_TAIL ]   ← I_D1 + I_D2 = I_TAIL に固定
                 │
                GND

肝は下にぶら下がるテール電流源で、これが I_D1 + I_D2 = I_TAIL（一定）という制約をかけます。総電流が固定なので、入力に差が付くと一方が増えた分だけ他方が減るシーソーの関係になります。二入力が等しい（差ゼロ）なら電流は半々に分かれ、出力差はゼロ。V_IN+ を上げると M1 側へ電流が傾く——この電流の傾きが差動信号です。

差の電圧を電流差へ変換する係数が相互コンダクタンス g_m（g_m = ΔI_D / ΔV_GS）です。差動対の小信号利得はおおむね g_m × （出力に見える抵抗） で効き、出力側に前述のカレントミラーを能動負荷として置くと、その抵抗が r_o 級に大きくなって高い電圧利得が得られます。

同相除去（CMRR）── 共通の揺れを無視できる仕組み

差動対の真価は同相除去にあります。両入力に同じだけ乗る信号（同相成分。電源雑音やグラウンドの揺れ、温度ドリフトなど）を考えます。理想的なテール電流源は総電流を I_TAIL に縛るので、両入力がそろって上下しても電流配分は半々のまま変わらず、出力差は生じません。一方で差動成分だけが出力に通る。これが「差を増幅し同相を捨てる」の中身です。

その良し悪しを表すのが**同相除去比 CMRR（Common-Mode Rejection Ratio）**で、差動利得と同相利得の比です。テール電流源の出力抵抗が無限大なら同相利得はゼロで CMRR は無限大になりますが、実際は有限なので、テール電流源の出来がそのまま CMRR を律速します。

ミスマッチとペアリング ── オペアンプ精度の最初の壁

ここまでは「同じ寸法のペアは同じ電流を流す」と仮定してきました。現実には、製造ばらつきで対になる 2 個のトランジスタの閾値電圧 V_TH やサイズがわずかに食い違います。これがミスマッチで、差動対では入力オフセット電圧として現れます。差動入力が本当はゼロなのに出力がゼロにならず、その「ずれ」を打ち消すのに必要な入力差がオフセットです。

ミスマッチには相関のないランダムばらつきが支配的で、その標準偏差は経験則（ペルグロムの式）として面積の平方根に反比例します。すなわち、

σ(V_TH ミスマッチ) ∝ 1 / √(W × L)

  → 面積を 4 倍にすると、オフセットの標準偏差は半分になる
  → 精度（低オフセット）と面積・容量はトレードオフ

だから高精度なオペアンプの入力差動対は意図的に大きく作られます。さらにレイアウト段階でのペアリングが効きます。2 個を同じ向き・近接配置にし、勾配状のプロセス変動を相殺するコモンセントロイド配置（互いの中心を一致させる対称配置）やダミー素子の付加で、系統的なミスマッチを潰します。閾値電圧そのもののばらつき要因は /semiconductor/threshold-voltage-variability/、プロセスばらつきのコーナー的な扱いは /semiconductor/process-variation-corners/ を参照してください。

まとめ

• カレントミラーはゲート電圧（V_GS）を共有して基準電流を複製する。複製精度はチャネル長変調による出力抵抗 r_o とペアのミスマッチで決まり、カスコード化で r_o を g_m·r_o 倍に高めて精度とミラーの理想度を上げる。
• 差動対はテール電流源で総電流を固定し、入力差を相互コンダクタンス g_m で電流差に変換する。利得は g_m × 出力抵抗で効く。
• 両入力に共通の揺れは理想的に出力へ出ず、その能力が同相除去比 CMRR。CMRR はテール電流源の出力抵抗の有限性に律速される。
• 現実のミスマッチは入力オフセット電圧となってオペアンプ精度を最初に縛る。標準偏差は面積の平方根に反比例（ペルグロム）し、面積拡大とコモンセントロイド配置で抑える。
• 飽和領域の電流式は /semiconductor/mosfet-operation/、相補論理側の土台は /semiconductor/cmos-inverter/ も合わせて押さえると、デジタルとアナログの両輪が揃う。