オペアンプの設計（利得・帯域・位相余裕）

オペアンプ設計は「利得を稼ぐ」と「発振させない」の両立問題

理想オペアンプは無限大の利得を持ち、負帰還をかければ外付け抵抗比だけで増幅率が決まります。現実の設計が難しいのは、高い利得を稼ぐことと、その利得を周波数が上がっても暴れさせない（発振させない）ことが正面から衝突するからです。利得を生む高抵抗ノードは必ず極（ポール）を作り、極が増えるほど位相が回って負帰還が正帰還に化けます。本稿は最も普及した二段オペアンプを題材に、利得段・出力段の作りから、ミラー補償による極分離、位相余裕60度の確保、そして GBW・スルーレート・PSRR のトレードオフまでを一本の鎖でたどります。差動対とカレントミラーの基礎は /semiconductor/current-mirror-diff-pair/、単体 MOSFET の飽和電流式は /semiconductor/mosfet-operation/ を前提とします。

二段構成 ── 利得段と出力段の役割分担

なぜ一段で済まさず二段にするのか。一段で「高利得」と「広い出力スイング・低出力抵抗」を同時に満たせないからです。役割を分けます。

• 第一段（利得段）：差動対＋能動負荷（カレントミラー）。入力差を gm1 で電流に変換し、高い出力抵抗 ro1 にぶつけて大きな電圧利得を得ます。出力抵抗を稼ぐためにカスコードを足すこともあります。この段の出力ノードが高インピーダンスであることが利得の源泉です。
• 第二段（出力段）：共通ソース増幅段。gm2 × ro2 で追加の利得を稼ぎつつ、後段や負荷を駆動できるよう出力抵抗を下げます。

直流利得は二段の積で、おおむね次のように書けます。

A_v0 ≒ (gm1 · ro1) × (gm2 · ro2)

  一段あたり gm·ro = 30〜50 dB 程度 →
  二段で 60〜100 dB（数千〜数十万倍）が得られる

位相余裕 ── なぜ60度が目安なのか

負帰還ループは、ループ利得が1（0 dB）に落ちるユニティゲイン周波数で位相が180度回っていると正帰還になり発振します。**位相余裕（PM）**は、その点で180度まであと何度残っているかです。極が二つ近接すると各極が最大90度ずつ位相を回し、合計180度に迫ってPMが消えます。

60度が定番なのは、速さ（帯域）と安定（オーバーシュート抑制）のバランスが良い点だからです。二次系近似ではPM60度は減衰比が約0.6に対応し、オーバーシュート1割弱で速やかに収束します。90度まで取ると安全だが帯域を捨てすぎ、45度では振動が目立つ——だから60度を狙います。

ミラー補償 ── 極を引き離して安定化する

補償の戦略は**ポール分離（pole splitting）**です。二つの極が近接していると危ないので、主極を意図的にうんと低周波へ、副極を高周波へ押し離し、ユニティゲインに達する前に副極の影響が出ないようにします。

定番がミラー補償で、第二段の入力と出力の間に小容量 Cc を一つ挟むだけです。すると第二段の電圧利得 gm2·ro2 によって、この Cc が第一段の出力ノードからは Cc·(1 + gm2·ro2)、すなわちミラー効果で何十倍にも増幅された容量に見えます。

主極（第一段出力ノード）:  f_p1 ≒ 1 / (2π · ro1 · gm2·ro2 · Cc)   ← 低周波へ
副極（第二段出力ノード）:  f_p2 ≒ gm2 / (2π · C_L)               ← 高周波へ

  Cc を増やすほど f_p1 は下がり、f_p2 は（ミラーで第一段が
  ローインピーダンス化されて）むしろ上がる＝極が引き離される

主極が下がるとそこから利得が −20 dB/dec で落ち始め、副極に達する前に0 dBを横切れます。0 dB通過点が一つの極だけで支配されていれば、その点の位相回転は90度に収まりPMは十分——これが補償の狙いです。

GBW とスルーレート ── 同じ容量を奪い合う

補償が決まると帯域が決まります。利得帯域積 GBW（ユニティゲイン周波数）は、主極周波数に直流利得を掛けたもので、きれいに簡約できます。

GBW ≒ A_v0 · f_p1 ≒ gm1 / (2π · Cc)

GBWは第一段の gm1 と補償容量 Cc だけで決まります。帯域を伸ばしたければ gm1 を上げる（テール電流増・入力素子の W/L 増）か Cc を下げる。ところが Cc を下げると副極との分離が甘くなりPMが落ちるので、ここに最初のトレードオフがあります。

一方**スルーレート（SR）**は大振幅時に出力が変化できる最大速度で、テール電流 I_tail で Cc を充放電する律速から決まります。

SR ＝ I_tail / Cc      ［V/s］

SRを上げるには I_tail を増やすか Cc を減らす。ここで衝突が起きます。差動対の gm1 = I_tail/V_ov（入力素子の過剰電圧 V_ov で決まる。gm = 2·I_D/V_ov に I_D = I_tail/2 を入れた形）の関係を使うと、

SR ＝ I_tail / Cc ＝ gm1 · V_ov / Cc ＝ 2π · GBW · V_ov

つまり同じ GBW でも、入力対の過剰電圧 V_ov を大きく設計するほど SR が稼げる。小信号帯域（GBW、gm 依存）と大信号速度（SR、電流依存）は別物で、両立には「GBW は gm1/Cc で固定しつつ、V_ov を上げて SR を底上げする」設計が効きます。バイポーラより MOS、さらに弱反転を避けて強反転寄りに振るほど V_ov が取れ SR に有利、というのはこの式の帰結です。

PSRR ── 電源変動を増幅しない設計

PSRR（電源電圧変動除去比）は、電源の揺れが出力にどれだけ漏れるかの指標で、差動利得を「電源→出力の利得」で割ったものです。二段オペアンプで厄介なのが高周波PSRRです。低周波では高利得が電源雑音を抑え込みますが、ミラー補償によって補償容量 Cc が高周波で出力段の電源変動を出力へ直結する経路を作るため、周波数が上がるとPSRRが急速に劣化します。

• 正電源側 PSRR：第二段が PMOS 共通ソースなら、電源変動が Cc を通って出力に乗りやすく、高周波で悪化しやすい。
• 負電源側 PSRR：テール電流源やミラーの基準が電源にどう紐づくかで決まり、カスコード化で電流源の出力抵抗を上げると改善する。

設計対策は、基準電流を電源から切り離す（/semiconductor/bandgap-reference/ のような安定基準を使う）、電流源をカスコード化して電源変動の伝達を断つ、補償方式を素のミラーからカスコード補償へ替えてフィードフォワード経路を絶つ、といった手が定番です。なお、増幅すべき信号の下限を決める雑音そのものの物理は /semiconductor/device-noise-physics/ を参照してください。

まとめ

• 二段オペアンプは高利得の差動利得段と低出力抵抗の出力段に役割を分け、直流利得は (gm1·ro1)×(gm2·ro2) で60〜100 dBを得る。利得を生む高抵抗ノードは同時に極を作る。
• 位相余裕60度は速さと安定の最適点。二つの近接極が180度の位相回転を招くため補償が要る。
• ミラー補償は段間に Cc を挿し、ミラー効果で主極を低周波・副極を高周波へ分離してPMを確保する。副作用の右半面ゼロは直列抵抗 Rz で消す。
• GBW ＝ gm1/(2π·Cc) と SR ＝ I_tail/Cc は同じ Cc を取り合い、V_ov を上げると両立しやすい。小信号帯域と大信号速度は別物。
• PSRRは補償容量が作る高周波経路で劣化しやすく、安定基準・カスコード化・カスコード補償で守る。基礎は /semiconductor/current-mirror-diff-pair/ と /semiconductor/mosfet-operation/ を合わせて押さえると全体像が閉じる。