オンチップ受動素子（インダクタ・MOMキャパシタ）

トランジスタだけでは回路は閉じない ── 受動素子の重い存在感

CMOS の主役はトランジスタですが、RF やアナログではインダクタ・キャパシタ・抵抗という受動素子が回路の性能を直接決めます。発振器の共振、整合回路、フィルタ、デカップリング、バイアス分圧——どれも受動素子なしには成り立ちません。そして厄介なのは、これらがシリコン上では理想素子からほど遠いことです。インダクタは巨大な面積を食いながら損失だらけ、キャパシタには無視できない寄生が付きまといます。本稿では各素子の内部メカニズムと、RF/アナログ設計で効いてくる面積対性能のトレードオフを正確に押さえます。素子そのものの雑音は /semiconductor/device-noise-physics/、共振を使う回路の例は /semiconductor/pll-clock-generation/ も参照してください。

スパイラルインダクタ ── 平面で巻く宿命

オンチップのインダクタは、上層の厚い金属配線を渦巻き状（スパイラル）に巻いて作ります。立体的なソレノイドを作れないため、平面の渦巻きで磁束を稼ぐしかなく、これが性能の根本的な制約になります。インダクタンス値は巻き数・外形寸法・線幅でおおむね決まりますが、数 nH を得るのに数百 µm 角の面積が要り、トランジスタとは桁違いの面積を消費します。

   上層メタル（厚い）でスパイラルを巻く

    ┌──────────────┐
    │  ┌────────┐  │   外側から内側へ渦を巻き、
    │  │  ┌──┐  │  │   中心は下層メタルで引き出す
    │  │  │  │  │  │   （アンダーパス）
    │  │  └──┘  │  │
    │  └────────┘  │
    └──────────────┘
         ↓ 損失の経路
   (1) 金属の直列抵抗（表皮効果で周波数とともに増大）
   (2) 基板に流れる渦電流（誘導損）
   (3) 基板への容量結合（変位電流の漏れ）

Q値 ── インダクタの「良さ」を測る

インダクタの品質は**Q値（クオリティファクタ）**で測ります。定義は「1 周期あたりに蓄えられるエネルギー」対「失われるエネルギー」の比で、簡略には次のように書けます。

Q ≒ ω·L / R_s     （直列抵抗 R_s が支配的な低周波域）

  ω = 2π·f（角周波数）、L = インダクタンス、R_s = 実効直列抵抗

低い周波数では分子の ω·L が増えるので Q は周波数とともに上がります。ところが高周波になると、(1) 表皮効果で電流が導体表面に押しやられ実効断面積が減って R_s が増大し、(2) 基板の渦電流損と容量漏れが効き始め、(3) 後述の自己共振が近づいて見かけの L が膨らみます。結果として Q はある周波数でピークを打ち、その後は急落します。典型的なシリコンプロセスのスパイラルインダクタの Q ピークはおよそ 5〜20 程度で、ディスクリート部品（数十〜数百）には遠く及びません。

自己共振周波数（SRF）── インダクタが「容量」に化ける点

スパイラルは巻き線どうし・巻き線と基板の間に必ず寄生容量を抱えます。インダクタンス L と寄生容量 C_p は並列共振を形成し、その共振点が**自己共振周波数（SRF）**です。

f_SRF ≒ 1 / ( 2π·√(L·C_p) )

  f が f_SRF 未満：誘導性（インダクタとして振る舞う）
  f = f_SRF      ：インピーダンス最大、リアクタンスがゼロを横切る
  f が f_SRF 超 ：容量性に反転（もはやインダクタではない）

SRF を超えると素子は容量のように振る舞い、インダクタとして使えなくなります。したがって使用周波数は SRF より十分低く取る必要があり、ここでも面積とのトレードオフが生じます。インダクタンスを大きくしようと巻き数を増やすと寄生容量も増えて SRF が下がり、使える周波数帯が狭まる——大きな L と高い SRF は両立しにくいのです。

MOMキャパシタ ── 横方向フリンジを多層で稼ぐ

容量素子の主力が二系統あります。一つが MOM（Metal-Oxide-Metal）キャパシタです。これは隣り合う金属配線（インターディジタル＝櫛歯状にかみ合わせた指）の横方向のフリンジ容量を、複数の配線層にわたって積み上げて作ります。

  上から見たインターディジタル構造（同一層内）

   ┃ ┃ ┃ ┃ ┃ ┃    隣接フィンガー間の横容量を稼ぎ、
   ┃ ┃ ┃ ┃ ┃ ┃    複数メタル層で縦にも積層する
   A B A B A B      （A,B は二端子のノード）

  容量密度は配線間隔の微細化に従って向上する

MOM の最大の利点は標準の配線層だけで作れることです。追加マスクが不要なのでコストがかからず、寄生も比較的素直です。微細プロセスほど配線間隔（ピッチ）が詰まるので、容量密度が世代とともに自然に向上するという嬉しい性質もあります。横方向容量は配線間隔に反比例して効くため、フィンガーを細く密に並べるほど密度が上がります。マッチング精度も良く、ADC のサンプリング容量やフィルタの精密容量に多用されます。配線の寄生容量という観点は /semiconductor/interconnect-rc-delay/ とも地続きです。

MIMキャパシタ ── 薄い高誘電率膜を縦に挟む

もう一つが MIM（Metal-Insulator-Metal）キャパシタです。上層配線の近くに専用の薄い金属板を 2 枚、薄い高誘電率の絶縁膜を挟んで重ねた平行平板コンデンサです。容量は平行平板の式に従います。

C = ε·A / d

  ε = 誘電体の誘電率（高誘電率膜を使い ε を稼ぐ）
  A = 板の面積
  d = 板間の絶縁膜厚（薄いほど容量密度が高い）

MIM は薄く均一な誘電体を縦に挟むため、単位面積あたりの容量（容量密度）が MOM より高く、電圧依存（電圧係数）が小さく品質も良好です。ただし専用のマスクと工程が増えてコストが上がり、上層に作るため基板から離れて寄生は小さい反面、設計の自由度に制約があります。デカップリングや精密容量、RF の整合に使われます。高誘電率膜の物理は /semiconductor/high-k-metal-gate/ と共通の発想です。

抵抗素子 ── マッチングと係数が命

オンチップ抵抗は、ポリシリコン抵抗・拡散抵抗・金属（薄膜）抵抗などから選びます。設計で効くのは絶対値そのものより、温度係数・電圧係数・マッチングです。

• 温度係数（TCR）：抵抗値が温度でどれだけ動くか。バンドギャップ基準などでは温度依存を相殺する設計が要る（/semiconductor/bandgap-reference/ 参照）。
• 電圧係数：印加電圧で抵抗が変わる非線形性。拡散抵抗は空乏層変化で電圧依存が大きく、精密用途には不利。
• シート抵抗：単位は「Ω/□（オーム・パー・スクエア）」で、R = R_sheet × (L/W) で値が決まる。長さ対幅の比だけで値が決まるため、レイアウトで素直に作れる。
• マッチング：絶対精度よりペア間の比の精度が効く。分圧やゲイン設定では 2 本の比で決まるので、コモンセントロイド配置とダミーで系統ばらつきを潰す。

抵抗のランダムばらつきもキャパシタ同様、面積の平方根に反比例して縮みます（ペルグロムの式の発想）。だから高精度な分圧抵抗は意図的に大きく作られます。プロセスばらつきのコーナー的な扱いは /semiconductor/process-variation-corners/ を参照してください。

面積と性能のトレードオフ ── RF/アナログ設計の現実

受動素子の設計は、結局面積を払って性能を買う作業です。要点を押さえます。

容量側では、面積あたりの容量を稼ぎたいなら MIM、コストと寄生を抑えたいなら MOM、というのが基本軸です。容量密度を上げると寄生や電圧係数で品質が犠牲になりやすく、精度・帯域・面積の三角形のどこを取るかを用途で決めます。抵抗は値そのものよりマッチングと係数を見て素子種別とサイズを選びます。

まとめ

• スパイラルインダクタは平面で巻く宿命から損失が大きく、Q は 低周波で上昇しピーク後に下落する。損失源は金属抵抗（表皮効果）・基板渦電流・基板への容量結合の三つ。
• **自己共振周波数（SRF）**は L と寄生容量の並列共振点で、これを超えると素子は容量性に反転する。使用周波数は SRF より十分低く取り、大きな L と高い SRF は両立しにくい。
• MOMキャパシタは配線の横フリンジを多層で積み、追加マスク不要・寄生小・微細化で密度向上。MIMキャパシタは薄い高誘電率膜の平行平板で容量密度が高い代わりに専用工程が要る。どちらもボトムプレート寄生に注意する。
• 抵抗素子は絶対値より温度・電圧係数とマッチングが効き、R = R_sheet × (L/W) でレイアウトされる。
• RF/アナログでは受動素子の面積と性能（Q・容量密度・整合）が直接トレードオフし、特にインダクタの面積が設計を律速する。素子の雑音は /semiconductor/device-noise-physics/、共振応用は /semiconductor/pll-clock-generation/ も合わせて押さえたい。