ゲート酸化膜と high-k・メタルゲート

ゲート絶縁膜に求められる二律背反

MOSFET の動作（/semiconductor/mosfet-operation/）では、ゲートとチャネルの間に挟んだ絶縁膜の容量結合でチャネルの電位を制御します。この容量が大きいほどゲートはチャネルを強く支配でき、短チャネル効果（/semiconductor/short-channel-effects/）に強くなり、駆動電流も増えます。

単位面積あたりのゲート容量は次式で決まります。

Cox = ε0 * k / tox

  ε0  : 真空の誘電率
  k   : 絶縁膜の比誘電率（SiO2 は約 3.9）
  tox : 絶縁膜の物理的な厚さ

容量 Cox を増やす道は二つです。比誘電率 k を上げるか、厚さ tox を薄くするか。長らく業界は後者、つまり SiO2 を薄くする道を選んできました。ところがこの薄膜化が、ある厚さで物理の壁に突き当たります。

SiO2 薄膜化の終点 ── 直接トンネルリーク

SiO2 を薄くしていくと、電子が絶縁膜を量子力学的にすり抜ける直接トンネル現象が無視できなくなります。トンネル確率は膜厚に対して指数関数的に増えるため、リーク電流は膜厚を薄くするほど急激に跳ね上がります。

ゲートリーク電流密度（おおよその傾向）:

  Jg ∝ exp( -A * tox )

  → tox を 0.1nm 薄くするだけで Jg が一桁変わる領域に入る
  → 物理膜厚が約 1.0〜1.2nm を切るとリークが実用限界を超える

90nm 世代付近で SiO2 換算膜厚はすでに 1.2nm（原子数層ぶん）まで薄くなり、ゲートリークがチップ全体の待機電力を支配する事態になりました。電力の壁（/semiconductor/power-wall/）の一因です。これ以上の薄膜化は、得られる容量増よりもリークによる電力増の害が上回ります。

high-k 材料 ── EOT と物理膜厚の分離

ここで先ほどの式に戻ると、Cox = ε0 * k / tox は k を大きくすれば tox を厚いままにしても同じ容量が得られることを示します。比誘電率の高い材料を high-k と呼び、量産では主に HfO2（酸化ハフニウム）系（k はおおむね 20〜25）が採用されました。SiO2 の約 6 倍の k です。

容量を SiO2 を基準に表したのが **EOT（Equivalent Oxide Thickness、等価酸化膜厚）**です。これは「その容量を SiO2 だけで作るなら何 nm に相当するか」を表す指標です。

EOT = tphys * ( k_SiO2 / k_high-k )

  tphys    : high-k 膜の実際の物理膜厚
  k_SiO2   : 3.9
  k_high-k : HfO2 なら約 22

例: HfO2 を物理的に 3nm 積んでも
    EOT = 3nm * (3.9 / 22) ≒ 0.5nm 相当

つまり high-k の本質は、電気的な薄さ（EOT）と物理的な厚さ（tphys）を分離することにあります。物理的には 3nm と厚いのでトンネル確率は低くリークを抑えられ、電気的には EOT が約 0.5nm と SiO2 では到達不可能な容量を得られます。

Intel が 45nm 世代（2007年）で HfO2 系 high-k を量産導入し、これが SiO2 一辺倒だったゲート絶縁膜の歴史的転換点になりました。

なぜ high-k 単独では使えなかったか

high-k 膜の直上に従来のポリシリコン（多結晶シリコン）ゲートを載せると、二つの深刻な問題が起きます。これが high-k 導入が長らく難航した理由であり、メタルゲートと同時に導入された必然でもあります。

1. ポリシリコン空乏化（poly depletion）

ポリシリコンは半導体なので、オン時にゲート側にもわずかな空乏層ができ、そこが薄い絶縁膜のように働きます。この空乏層が EOT に直列に 0.3〜0.5nm ぶん上乗せされ、せっかく high-k で稼いだ薄さを食い潰します。EOT を 1nm 未満まで攻めたい世代では致命的です。

2. フェルミレベルピン止め（Fermi-level pinning）

ポリシリコンと HfO2 の界面では、欠陥や界面双極子によってポリシリコンのフェルミ準位が特定のエネルギーに**固定（ピン止め）**されてしまいます。本来しきい値電圧 Vth はゲート材料のフェルミ準位（ドープ量）で調整するのに、それが効かなくなり、Vth が設計値からずれて制御不能になります。

メタルゲート ── 空乏除去と仕事関数調整

これら二つの問題を一掃するのがメタルゲートです。ポリシリコンを金属に置き換えることで、以下が同時に解決します。

• 空乏層の消滅：金属は自由電子が豊富で空乏化しないため、EOT への 0.3〜0.5nm の上乗せが消え、high-k の薄さがそのまま生きます。
• ピン止めの回避：金属／high-k 界面はポリシリコンのような準位固定を起こさず、Vth を再び制御できます。
• 仕事関数による Vth 設計：Vth はゲート金属の仕事関数で決まります。金属種を選べば仕事関数を狙った値にでき、しきい値を直接設計できます。

CMOS（/semiconductor/cmos-inverter/）では NMOS と PMOS で必要な仕事関数が逆方向にずれるため、二種類の金属を作り分ける必要があります。NMOS には伝導帯寄り（低仕事関数）の金属、PMOS には価電子帯寄り（高仕事関数）の金属を使い分けます。

この組み合わせを **HKMG（High-k Metal Gate）**と総称します。high-k がリークを抑えつつ容量を稼ぎ、メタルゲートが空乏とピン止めを除いて high-k の効果を引き出す。両者は片方だけでは成立せず、セットで初めて実用化された点が要諦です。

作り方 ── ゲートラスト（置換ゲート）

HKMG の量産には、仕事関数の異なる金属を高温工程から守る工夫が要ります。代表的なのが ゲートラスト（置換ゲート, replacement gate） 方式です。

1. まずダミーのポリシリコンゲートで素子を作る
2. ソース・ドレインの高温活性化アニールを済ませる
3. ダミーゲートを除去して溝（トレンチ）を作る
4. その溝に high-k 膜 → 仕事関数金属 → 充填金属 の順で埋める
   → 金属が高温工程を経ないため仕事関数が安定する

仕事関数金属を高温にさらすと、相互拡散や反応で仕事関数がずれて Vth が動いてしまいます。後から金属を入れるゲートラストはこれを避けられる一方、溝を精密に埋める難度が高く、信頼性物理（/semiconductor/reliability-physics/）の観点でも界面品質の作り込みが鍵になります。

まとめ

• ゲート容量を稼ぐ二つの道（薄くする／k を上げる）のうち、SiO2 薄膜化は約 1nm で直接トンネルリークの指数的増大に阻まれ、待機電力が破綻した。
• **high-k（HfO2 系）**は比誘電率が高く、物理的に厚いままでも SiO2 換算の薄さ（EOT）を実現する。これにより電気的な薄さと物理的な厚さを分離し、リークを抑えつつ容量を確保する。
• high-k 上のポリシリコンは空乏化で EOT を増やし、フェルミレベルピン止めで Vth を制御不能にするため、単独では使えなかった。
• メタルゲートは空乏層を消して high-k の薄さを生かし、金属の仕事関数で Vth を直接設計できる。NMOS/PMOS で金属を作り分けるのが CMOS での要点。
• high-k とメタルゲート（HKMG）はセットで初めて成立し、45nm 世代以降の微細化を支えた。基礎は /semiconductor/mosfet-operation/、微細化の文脈は /semiconductor/short-channel-effects/ も参照。