電源網（PDN）とIRドロップ・デカップリング

なぜ「電源を配るだけ」では済まないのか

論理設計では電源電圧 VDD は理想的な定電圧源として描かれます。しかし実際のチップでは、電源は外部レギュレータからボード配線、パッケージのバンプ・ボール、オンチップの金属メッシュを経てトランジスタへ届きます。この経路全体が 電源網（PDN, Power Delivery Network） であり、純粋な導線ではなく 抵抗 R とインダクタンス L を持つ寄生回路 です。電流がこの寄生を流れる以上、回路の足元に届く電圧は供給点の VDD より必ず劣化します。劣化は二種類あり、直流的な電圧降下が IRドロップ、電流の時間変化が生む電圧変動が Ldi/dt ノイズ です。両者を合わせた電源ノイズが大きすぎると、トランジスタの駆動力が落ちて遅延が伸び、最悪はラッチが誤動作します。

IRドロップ ── 抵抗が生む静的な電圧沈み

最も基本的な劣化が IRドロップ です。オームの法則そのままで、電源網の抵抗 R に電流 I が流れると、その経路で V = R · I の電圧降下が生じます。供給点で 0.75V を入れても、メッシュ抵抗を通った先のセルには 0.70V しか届かない、という事態が起こります。

IRドロップの基本

  ΔV_IR = R_path · I_load

  R_path : 供給点から負荷までの電源網の総抵抗
  I_load : その負荷が引く電流

  チップ全体では多数のセルが同時に電流を引くため
  メッシュ各枝の抵抗と電流分布を解いて電圧マップを求める

問題を厄介にするのは、抵抗 R が微細化で 悪化 することです。配線が細くなれば断面積が減って単位長の抵抗が上がり（/semiconductor/interconnect-rc-delay/）、同時にトランジスタ密度が上がって単位面積あたりの電流密度も増えます。R が増えて I も増える ため、IRドロップは世代ごとに効きやすくなります。さらに電流が集中するチップ中央やホットスポットでは局所的に電圧が深く沈み、チップ内で電圧のばらつき が生まれます。

Ldi/dt ノイズ ── インダクタンスと電流変化が生む跳ね

抵抗だけなら電圧は沈むだけですが、電源網には インダクタンス L もあります。とくにパッケージのバンプ・ボンディング・ボールや基板配線は無視できないインダクタンスを持ちます。インダクタは電流の変化に逆らう素子で、電流が急に変わると V = L · (di/dt) の電圧を発生させます。回路が一斉にスイッチして電流が急増する瞬間には電源電圧が一時的に沈み、電流が急減する瞬間には逆に跳ね上がります。

Ldi/dt ノイズ

  ΔV_Ldi/dt = L_pkg · (di/dt)

  L_pkg  : パッケージ・基板の寄生インダクタンス
  di/dt  : 電流の時間変化率（同時スイッチで急増する）

  クロックエッジで全フリップフロップが一斉に動くと
  di/dt が跳ね上がり、電源・グランドが揺れる

この同時スイッチによる電源変動は SSN（Simultaneous Switching Noise） や グランドバウンス とも呼ばれます。クロック周波数が上がるほど電流の立ち上がりが急になり di/dt が増えるため、Ldi/dt は高速チップで深刻化します。IRドロップが「どれだけ電流を引くか」で決まるのに対し、Ldi/dt は「どれだけ速く電流が変わるか」で決まる点が本質的な違いです。

デカップリング容量 ── 電源網の手前で電流を肩代わりする

IRドロップも Ldi/dt も、負荷が電流を電源網の遠い供給点から引こうとするから起こります。ならば 負荷のすぐ近くに電荷の貯水池を置き、瞬時の電流をそこから供給 すればよい。これが デカップリング容量（デカップ容量, decap） の役割です。コンデンサは電圧を保とうとする素子で、回路が急に電流を欲しがった瞬間は近傍の容量が放電して電荷を供給し、ゆっくりした補充だけを遠い電源網に頼ります。結果として電源網に流れる電流の di/dt がならされ、電圧変動が抑えられます。

重要なのは、容量は配置場所によって応答できる周波数帯が違うことです。容量とそこへ至る経路のインダクタンスが直列共振を作り、各段の容量は 自分の自己共振周波数より低い帯域でだけ 低インピーダンスとして効きます。そこで PDN は容量を多段に分担させます。

ターゲットインピーダンス ── PDN設計を一本の指標に落とす

多段の容量とメッシュ抵抗をどこまで作り込めばよいか。その基準を一つの量にまとめたのが ターゲットインピーダンス（Z_target） です。電源端から見た PDN のインピーダンスが大きいほど、同じ電流変動でも電圧変動が大きくなります（ΔV = Z · ΔI）。許容できる電圧変動と想定する電流変動から、上限となるインピーダンスが決まります。

ターゲットインピーダンス

  Z_target = (VDD × 許容リップル率) / I_max

  例: VDD=0.8V, 許容変動 5%, 最大過渡電流 I_max=10A
      Z_target = (0.8 × 0.05) / 10 = 0.004 Ω = 4 mΩ

  設計目標:
    PDN の入力インピーダンスを、DCから動作帯域の上限まで
    全周波数で Z_target 未満に保つ

PDN設計とは、この Z_target を全周波数帯で下回る ように要素を配置する作業です。低周波側はボード容量とレギュレータが、中周波はパッケージ容量が、高周波はオンチップ容量が担い、各段の容量と経路インダクタンスが作る共振の谷を重ねて、周波数軸上に切れ目なく低インピーダンスの帯を作ります。逆に容量と寄生インダクタンスのバランスが崩れると、ある周波数でインピーダンスが跳ね上がる アンチレゾナンス（並列共振） のピークが現れ、そこを叩く電流成分があると大きな電圧変動を招きます。容量値の選定はこのピークを Z_target 以下へ抑える作業でもあります。

メッシュ設計と先端技術 ── 抵抗そのものを下げる

容量がノイズの過渡成分を抑える一方、IRドロップの直流成分は 電源網の抵抗を下げる ことでしか減りません。そこで電源網は最上層の太い金属を格子状に張った パワーメッシュ（パワーグリッド） として作り、多数のビアで下層へ降ろします。網目を密にし配線を太くすれば抵抗が下がりますが、その分の金属を信号配線から奪うため、配線資源とのトレードオフになります。電源を流す大電流はエレクトロマイグレーションの制約（/semiconductor/electromigration-beol-limits/）も受け、電流密度の上限が線幅の下限を決めます。

近年の大きな転換が 裏面電源供給（/semiconductor/backside-power-delivery/） です。電源網をウェハ裏面の専用層に移すことで、信号配線と電源配線の取り合いを解消し、太く低抵抗の電源網を短い経路で組めるためIRドロップを構造的に削減できます。電源品質の維持が性能の上限を決める時代に入り、PDNはチップ設計の中心課題の一つになっています。

まとめ

• 電源網は抵抗とインダクタンスを持つ寄生回路で、回路に届く電圧は供給点より必ず劣化する。直流的な沈みが IRドロップ（ΔV=R·I）、過渡的な揺れが Ldi/dt ノイズ（ΔV=L·di/dt）。
• IRドロップは微細化で R も I も増えるため悪化し、Ldi/dt は同時スイッチによる di/dt の増大で高速チップほど深刻になる。電源ノイズはタイミングを直接劣化させる。
• デカップリング容量 は負荷の近くで瞬時電流を肩代わりし、オンチップ・パッケージ・ボードの各段が得意な周波数帯を分担する。近いほど速い di/dt に対応できる。
• ターゲットインピーダンス は許容電圧変動と最大電流から決まる上限で、PDN を全周波数帯でこれ未満に保つのが設計目標。容量とインダクタンスが作る アンチレゾナンス のピークが落とし穴になる。
• 直流のIRドロップは パワーメッシュ の抵抗低減でしか減らず、配線資源やエレクトロマイグレーションと競合する。裏面電源供給 はこの取り合いを解き、電源品質を性能の前提として作り込む流れを加速している。