スタンダードセルライブラリと物理設計の基盤

標準セルライブラリは「論理と物理を橋渡しする部品箱」である

論理合成や配置配線が数億ゲートを自動で扱えるのは、設計ツールがトランジスタの寸法やレイアウトを一切解かずに済むからです。その前提を支えるのが スタンダードセルライブラリ（標準セルライブラリ） です。これは、INV・NAND・FF（フリップフロップ）・MUXといった基本論理を、あらかじめレイアウトまで完成させ、さらに遅延・電力・面積を測定（特性化）済みにした部品集です。設計ツールはこの部品を「決まった寸法・決まった電気特性を持つブロック」として扱い、論理の世界（ネットリスト）と製造の世界（マスク幾何形状）を結びつけます。標準セルがどう使われるかは/semiconductor/asic-design-flow/の合成・配置配線工程が前提になります。

標準セルが提供する3層の情報:

  論理ビュー   : セルが実現するブール関数(例 Y = !(A&B))
  物理ビュー   : レイアウト(LEF/GDS)。外形・ピン位置・配線禁止域
  タイミングビュー: .lib(Liberty)。入力遷移と負荷から遅延・電力を返す表

この3つのビューが整合していること——同じNANDの論理・形・電気特性が一貫していること——が、合成から製造までの一貫性を担保します。

トラック高（セル高）── すべてのセルを同じ高さに揃える理由

標準セルの最大の約束事は、ライブラリ内の全セルが同じ高さ（セル高）を持つことです。この高さは配線グリッドの本数で測られ、トラック高と呼ばれます。例えば「7.5トラックライブラリ」「6トラックライブラリ」のように表現されます。

セル行(row)に同じ高さのセルを敷き詰める:

  ┌──VDDレール──────────────────────┐
  │  INV  │  NAND2  │   FF      │ …  │  ← 行0(高さ一定)
  ├──VSSレール──────────────────────┤
  │  BUF  │  MUX2   │  AOI21    │ …  │  ← 行1(上下反転で電源を共有)
  └──VDDレール──────────────────────┘

高さを固定すると何が起きるか。配置ツールはセルを行に詰めて横に並べるだけでよくなり、上下に隣接する行を鏡像反転させれば電源レール（VDD/VSS）とウェルが自然に連続します。つまり個々のセルが電源接続やウェル形成を気にせずに済み、配置が純粋に「行の中での横並び問題」へ単純化されます。

ピン配置 ── オングリッドでなければ配線できない

セルの入出力端子（ピン）は、配置配線の配線グリッド（ルーティングトラック）に**乗る位置（オングリッド）**に置かれていなければなりません。ルータは決められたグリッド上にしか配線を引けないため、ピンがグリッドから外れていると、そこへ到達する配線が引けず、配線不能（アンルータブル）になります。

良いピン配置の条件:

  ・配線グリッド上に整列(オングリッド)
  ・上層メタルからビアで降りられる(アクセス可能)
  ・同一ネットのピンが複数箇所に露出(ピンアクセス冗長性)

微細ノードではピン1本に取れるアクセスポイントが数えるほどしかなく、隣接セルのピンと干渉して配線が詰まる「ピンアクセス問題」が歩留まり・配線完了率を左右します。だからライブラリ開発では、論理が正しいだけでなくピンが確実に配線できる形であることが同等に重視されます。

ドライブ強度 ── 同じ論理を「力の違い」で何種類も持つ

ライブラリには、同一の論理機能をドライブ強度（駆動力）違いで複数版用意します。INV_X1、INV_X2、INV_X4 のように、内部トランジスタの幅を整数倍したバリエーションです。強いセルほど大きな容量負荷を速く充放電できますが、面積・入力容量・リーク電力が増えます。

ドライブ強度の選択がもたらす綱引き:

  弱いセル(X1) : 面積小・低消費だが、重い負荷では遅い
  強いセル(X4) : 重い負荷を速く駆動するが、面積・入力容量・リーク増
                 → 前段の負荷を増やし、前段を遅くする副作用

合成と配置配線は、各ネットの負荷（配線容量＋次段の入力容量）に応じてちょうどよい強度のセルを選ぶ最適化（ゲートサイジング）を行います。重い配線負荷の影響は/semiconductor/interconnect-rc-delay/のRC遅延と直結し、長い配線にはバッファ（強いセル）を挿入して信号を中継します。各セルがCMOSのプルアップ／プルダウンで実装される原理は/semiconductor/cmos-inverter/の通りです。

特性化（.lib／NLDM・CCS）── 遅延を「表引き」にする

合成やSTAが何百万ゲートのタイミングを高速に解けるのは、各セルの電気的振る舞いをあらかじめ測定して表にしてあるからです。この測定が**特性化（キャラクタライゼーション）**で、結果は .lib（Liberty） 形式に格納されます。SPICEで各セルを多数の条件でシミュレーションし、遅延と出力遷移を表として持ちます。

セルの遅延は、主に2つの入力で決まります。**入力信号の遷移時間（スルー）**と、出力につながる負荷容量です。これを2次元表として保持し、実際の値は表の補間で求めます。この方式が NLDM（Non-Linear Delay Model） です。

NLDMの遅延テーブル(入力遷移 × 出力負荷):

            負荷=2fF  負荷=8fF  負荷=32fF
  遷移=10ps   12ps     28ps      71ps
  遷移=40ps   18ps     33ps      78ps   ← 表引き+補間で遅延を得る
  遷移=120ps  31ps     47ps      93ps

NLDMは出力を「固定容量を駆動する」と近似しますが、微細ノードでは配線抵抗が無視できず、負荷が単純な容量では表せなくなります。そこで CCS（Composite Current Source） は、セルの出力を電流源の時間波形としてモデル化し、より正確に遅延と波形を再現します。STAがこれらのモデルでパス遅延を積み上げる仕組みは/semiconductor/static-timing-analysis/で扱います。

設計と製造の接点 ── レイアウト規則を満たす形であること

標準セルの物理レイアウトは、ファブの デザインルール（DRC、製造可能な最小線幅・最小間隔・密度規則など） をすべて満たしていなければなりません。ここが設計と製造の物理的な接点です。セルが一度DRCを満たして作られていれば、それを敷き詰めたチップ全体も（隣接境界さえ守れば）製造可能になります。

標準セルが守る代表的なレイアウト規則:

  ・最小線幅 / 最小間隔(線が細すぎ・近すぎないか)
  ・ポリ(ゲート)を等間隔グリッドに(微細ノードのポリ規則)
  ・拡散・ウェルの連続性(隣接セルと整合)
  ・メタル密度の上限・下限(CMP平坦化のための充填規則)

セルがこの規則を抽象化して提供するからこそ、上流の合成・配置配線はトランジスタ寸法を知らずに設計でき、ファブは受け取ったレイアウトをそのまま製造できます。標準セルライブラリは、まさに設計の自由度と製造の制約を一点で両立させるインターフェースです。

まとめ

• 標準セルライブラリは、論理・物理・タイミングの3ビューを一貫して持つ部品箱で、論理の世界と製造の世界を橋渡しする。
• トラック高（セル高）の固定により、配置は「行に詰める」問題へ単純化され、電源とウェルが自動でつながる。トラック数の選択がPPAの重心を決める。
• ピンのオングリッド配置が配線可能性を保証し、ドライブ強度のバリエーションが負荷に応じたゲートサイジングを可能にする。
• **特性化（.lib／NLDM・CCS）**が遅延を表引きにすることで、合成とSTAはトランジスタを解かずにPVTコーナーごとのタイミングを保証できる。
• セルがDRCを満たし、隣接しても壊れないよう設計されていることが、論理から製造可能レイアウトを自動生成できる物理的根拠であり、設計と製造の分業を成立させている。