パワーMOSFETのスイッチング物理：ゲート駆動・ミラー効果・損失

損失は二種類しかない ── 導通損失とスイッチング損失

パワーMOSFETがスイッチング電源（/power/smps-principles/）の中で発生する損失は、突き詰めると二つに分かれます。オンしている間ずっと出る導通損失と、オンとオフが切り替わる一瞬だけ出るスイッチング損失です。前者は電流量と周波数（デューティ）で、後者は周波数そのものに比例します。この二つが周波数に対して逆向きに効くため、効率最適化は綱引きになります。

  P_total = P_conduction + P_switching + P_drive

  P_conduction = I_rms^2 × Ron(Tj) × D       … オン期間の I^2R 損
  P_switching  = (E_on + E_off) × f_sw        … 遷移1回あたりの損失 × 周波数
  P_drive      = Qg × Vgs × f_sw              … ゲートを充放電する駆動損

    D    : デューティ比, f_sw : スイッチング周波数
    Tj   : ジャンクション温度（Ron は Tj とともに増える）

導通損失は単純な I^2 × R 損ですが、スイッチング損失は「遷移の最中に電圧と電流が同時に存在する」ことから生まれます。なぜ同時に存在してしまうのか ── その答えがゲート電荷とミラー効果にあります。

オン抵抗 Ron ── 導通損失の素

オンしたMOSFETは純抵抗 Ron（ドレイン-ソース間オン抵抗）として振る舞い、流れる電流の二乗に比例した I^2 × Ron を発熱します。Ron はデバイス内部の各部抵抗の直列和で、低耐圧品ではチャネル抵抗が、高耐圧品ではドリフト層抵抗が支配的になります。

Siでは耐圧を上げるとドリフト層が厚く低濃度になり Ron が耐圧の約2.5乗で急増します（シリコン限界）。この壁とIGBT・SiC/GaNの棲み分けは/power/power-semiconductor-map/で扱っています。

ゲート電荷 Qg ── スイッチング速度の通貨

MOSFETのゲートは絶縁されたコンデンサです。定常的には電流を流さず、オン・オフのたびにこの容量を充放電するだけ。したがって「どれだけ速く切り替わるか」は、ゲート容量に出し入れする電荷 Qg を、ドライバがどれだけ速く動かせるかで決まります。

支配的な寄生容量は三つです。

このうち損失の主役は Cgd（帰還容量、Crss） です。Cgd はゲート（入力）とドレイン（出力）を直接つなぐため、出力の電圧変化がゲートに跳ね返る ── これが次に説明するミラー効果です。

ゲート電荷曲線とミラープラトー ── 損失が出る瞬間

ゲートに定電流を流しながら Vgs を観測すると、電圧は単調に上がらず途中で平らになる区間（プラトー）が現れます。この平坦部がミラープラトーで、スイッチング損失が集中して発生する場所です。ターンオン時の進行を区間で追います。

ゲート電荷曲線（横軸=注入したゲート電荷 Qg、縦軸=Vgs）

  Vgs
   │            ┌──────── (4) フル充電・完全オン（Ron 確定）
   │           /
   │  ┌───────┘  ← (4)へ向け Vgs を上限まで追い込み
   │  │ プラトー
   │  │（Vgs 一定）  ← (3) ミラープラトー：Vds が降下中
   │  /  ← (2) Vth 超え、Id 立ち上がり中
   │ /  ← (1) Vth まで充電（まだ電流ゼロ）
   └────────────────────────▶ Qg
     Qgs      Qgd      Qg(total)

  (1) Vgs < Vth          : ゲート充電中。Id=0, Vds=満。損失ほぼゼロ。
  (2) Vgs ≈ Vth〜プラトー : Id が立ち上がる（di/dt 区間）。
  (3) ミラープラトー      : Vgs 一定のまま Vds が下がる（dv/dt 区間）。
  (4) プラトー後          : Vgs を上限まで上げ Ron を最小化。

プラトーで Vgs が止まるのは、ドレイン電圧 Vds が急降下している間、その変化分の電流がすべて Cgd を通ってゲートから吸い出され、ドライバが供給する電荷がまるごと Cgd の充電に費やされるからです。式で言えば、Cgd を流れる電流は i_Cgd = Cgd × dVds/dt。ドライバ電流 Ig がこれと釣り合う限り Vgs を押し上げる余力が残らず、Vgs は一定にクランプされます。これがミラー効果です。

電圧電流オーバーラップ ── スイッチング損失の発生機構

なぜ遷移の一瞬だけ大きな損失が出るのか。理想スイッチなら「電圧がかかっているとき電流ゼロ／電流が流れるとき電圧ゼロ」で瞬時損失 V×I は常にゼロです。しかし実デバイスは Vds の降下と Id の上昇がゼロ時間では終わらないため、遷移中だけ高い Vds と大きい Id が同時に存在する瞬間が生まれます。

ターンオン遷移（ハードスイッチング）

  Id  ─────────┐ ╱▔▔▔▔▔  Id 立ち上がり（区間2, di/dt）
               │╱
  Vds ▔▔▔▔▔╲  │      Vds 降下（区間3, dv/dt = プラトー）
            ╲ │
             ╲│________
              ▼
        ┌──────────┐
  V×I   │  ▲オーバー  │   ← この三角形の面積が E_on（1回分の損失）
        │  │ラップ    │
        └──────────┘  時間 →

この重なり（オーバーラップ）の積分が、遷移1回あたりのエネルギー E_on／E_off です。P_switching = (E_on + E_off) × f_sw なので、周波数を上げるほどこの損失は線形に増えます。高周波化で受動部品を小さくしたいSMPSが、同時にスイッチング損失の壁にぶつかるのはこのためです。

駆動回路で損失を制御する ── 速度はトレードオフ

スイッチング損失はデバイス任せではなくゲート駆動で能動的にコントロールできます。レバーは主に二つです。

実務では「Rg を下げてスイッチング損失を削る」と「サージとEMIを抑える」が正面衝突します。遷移を速くするほど E_on/E_off は減るが dv/dt・di/dt が増え、寄生インダクタンスによるサージとリンギング、放射ノイズが悪化します。SiC/GaNのような高速デバイスではこの dv/dt が極端に大きくなるため、駆動とレイアウト（寄生インダクタンスの最小化）が成立可否を左右します。デバイス選定とトポロジの相性は/power/dcdc-topology-map/を参照してください。

まとめ

• パワーMOSFETの損失は導通損失 I^2×Ron×D とスイッチング損失 (E_on+E_off)×f_sw に集約され、周波数に対して逆向きに効くため最適化は綱引きになる。
• Ron は正の温度係数を持ち並列に向く一方、高温で増えるため熱設計とセットで見る。導通損失の素はこの Ron。
• スイッチング速度はゲート電荷 Qgで決まる。とくに帰還容量 Cgd によるミラー効果が、ドレイン電圧遷移中に Vgs を一定にクランプするミラープラトーを生む。
• スイッチング損失の正体は遷移中の電圧電流オーバーラップ。プラトー時間は概ね Qgd/Ig で、低Qgdデバイスと高電流ドライバで短縮できる。
• ゲート抵抗 Rg を下げれば損失は減るが dv/dt・di/dt が増えてサージとEMIが悪化する。速度はトレードオフで決め、電源全体の効率は/power/smps-principles/、放熱は/power/power-thermal-design/で詰める。