電源シーケンスとパワーグッド：多電源レール立ち上げ

なぜ多電源レールに順序が要るのか

現代のFPGA/SoC/プロセッサは単一電源では動きません。コア（例 0.8V）、I/O（1.8V／3.3V）、メモリ（DDRなら1.1V系とその終端／参照）、PLL/トランシーバ用のアナログ電源など、複数の電源レールを別々のレギュレータから供給します。ここで厄介なのは、これらのレールを任意の順序で立ち上げてはいけない点です。デバイスのデータシートには「コアを先に、次にI/O」「レール間の電位差を一定以下に保つ」といった電源シーケンス要件が必ず規定されています。

理由はチップ内部の構造にあります。CMOSのI/Oセルやコアとの境界には、ESD保護や寄生構造として基板やウェルへ向かう寄生ダイオードが存在します。たとえばI/Oレールがコアレールより先に高く立ち上がると、I/Oピンからコア電源側へこのダイオードが順方向にバイアスされ、想定外の電流経路ができます。最悪はCMOS固有のラッチアップ（寄生サイリスタが導通し電源-GND間が低インピーダンスで短絡、自己保持して焼損）です。だから順序とレール間電圧差の管理は、単なる行儀ではなくデバイス保護そのものです。

立ち上げパターン ── 同時・順次・比率追従

電源シーケンスの実装形態は大きく三つに分類されます。デバイスが要求するのがどれかをデータシートで確認するのが出発点です。

順次は「順序」を保証しますが、立ち上げ完了まで時間がかかります。同時（トラッキング）はレール間電圧差を常時最小にできるためラッチアップ耐性に優れますが、トラッキング回路が要ります。比率追従はその中間で、同時に開始しつつ実装は軽い。重要なのは、立ち下げ（パワーダウン）は原則として立ち上げの逆順にすることです。立ち上げでコア→I/Oなら、落とすときはI/O→コア。逆順を守らないと、立ち上げ時と同じ寄生経路が放電過程で生じます。

パワーグッドとリセット ── 正常を確認してから走らせる

各レギュレータが持つ**パワーグッド（Power Good, PG）**信号は、出力電圧が規定ウィンドウ（例 公称の±5〜10%）に入ったことを示すオープンドレイン出力です。シーケンス制御の骨格は、このPGを「次に何かを始めてよい」許可信号として連鎖させることにあります。

順次シーケンスの基本連鎖:
  EN1 → REG1 立ち上げ → REG1.PG = H ┐
                                      ├→ EN2 → REG2 立ち上げ → REG2.PG = H ┐
                                                                            ├→ ...
  全レールの PG を AND ────────────────────────────────────────────────────→ システムリセット解除 (RESET#)

  ・PG は「電圧がウィンドウ内」を意味する（上限/下限の両側を見るUVと過電圧の監視）
  ・全 PG が揃う＝全レール正常 を確認してから、規定の遅延後にリセットを解除
  ・どれか1つでも PG が落ちたら即リセットをアサートし安全側へ

ここでPGとリセットを区別することが重要です。PGは個々のレールの健全性を表し、リセット（RESET#／PORの解除）は全レールが揃った後にロジックを動かし始めるためのシステム信号です。リセット解除はPGが揃ってから一定のリセット遅延（クロックやPLLのロック時間を見込む）を置いて行います。逆に異常時は、PGが落ちた瞬間にリセットをアサートし、ロジックを停止状態に固定して破壊や誤動作を防ぎます。

シーケンサICとラッチオフ ── 集中管理とフォルト時の安全側

レールが2〜3本なら、レギュレータのPGを次段ENへ繋ぐディスクリート連鎖で足ります。しかしFPGAやSoCでは10本前後のレールも珍しくなく、順序・遅延・フォルト処理を個別配線で組むのは破綻します。そこで使うのが電源シーケンサICや**PMIC（Power Management IC）**です。これらは複数のEN出力とPG入力を一括管理し、各レールの起動順・遅延・監視しきい値をレジスタやピンストラップで設定します。

シーケンサの要点はフォルト時の振る舞いです。あるレールが規定時間内に立ち上がらない、あるいは動作中にPGが落ちると、シーケンサは設定に従い全レールを一斉に（逆順で）シャットダウンし、その状態を保持＝ラッチオフします。ラッチオフは「異常を検知したら勝手に復帰せず、明示的なリセットや電源再投入があるまで停止し続ける」挙動で、間欠的なフォルトでの再起動の繰り返し（その都度ストレスがかかる）を防ぎます。これに対しヒカップ／自動リトライは、一定時間後に再起動を試みる方式で、用途により使い分けます。

シーケンサのフォルト応答:
  起動時タイムアウト : EN後、規定時間内にPGが立たない → フォルト → 全レール逆順シャットダウン＋ラッチオフ
  動作中PG喪失       : いずれかのレールのPGがL → フォルト → 同上
  過電流/過熱        : eFuse/ホットスワップ段やレギュレータのフォルトをシーケンサが受けて全体停止

  復帰条件: 明示的なRESTART/電源OFF→ONまでラッチを保持（自動復帰しない）

突入電流や活線挿抜での保護を兼ねる場合、入口にホットスワップコントローラやeFuseを置き、そのPG／FAULT出力をシーケンスの起点・停止条件に組み込むのが定石です。この段の設計は /power/hotswap-efuse/ に詳しく、各レールの電流を監視して保護に使う手法は /power/current-sensing-methods/ を参照してください。

バックドライブ防止 ── 未給電レールへの逆流を断つ

シーケンス違反やシャットダウン過渡で起きやすいのがバックドライブです。あるレールが未給電（0V付近）なのに、隣接レールやI/O、あるいは外部から接続された機器を通じて、その未給電レールへ電流が逆流する現象です。逆流はレギュレータの出力を不正な電圧に引き上げ、前述のラッチアップやデバイスへのストレスを誘発します。

防止の基本は、未給電になり得るレールの上流に逆流を止める素子を置くことです。理想ダイオード（理想ダイオードコントローラ＋MOSFET）やORing回路を使えば、順方向は低損失で通し逆方向は遮断できます。レギュレータ自体に**プリバイアス起動（pre-bias startup）**対応を求めることも重要で、これは「出力がすでにある電圧に持ち上げられている状態から起動しても、ローサイドを強く引いて出力を一旦GNDへ引き下げない」挙動です。プリバイアス非対応のレギュレータをトラッキング構成で使うと、起動時に他レールを道連れに引き下げてシーケンスを壊します。

まとめ

• 多レールのFPGA/SoCは寄生ダイオード・ラッチアップを避けるため、コア/IO/メモリ間の立ち上げ順序とレール間最大電位差を要求する。立ち下げは立ち上げの逆順、各レールは単調増加が原則。
• シーケンスの形態は順次・同時（トラッキング）・比率追従の三つ。レール間電位差が厳しいなら同時トラッキングでレール差を最小化する。
• 各レギュレータのPower Goodをウィンドウ監視（下側UV＋上側過電圧）で生成し、全PGが揃ってから遅延を置いてリセットを解除、いずれかのPGが落ちたら即リセットして安全側へ倒す。
• シーケンサIC/PMICが多レールのEN/PGと順序・遅延・フォルトを集中管理し、異常時は全レールを逆順シャットダウンしてラッチオフ（自動復帰しない）する。
• バックドライブは逆流防止素子・プリバイアス起動対応レギュレータ・段間分離で断つ。入口の保護は /power/hotswap-efuse/、電流監視は /power/current-sensing-methods/、配電構成は /power/point-of-load-distributed-power/ を参照。