垂直給電とラック内48V配電：AI高密度ラックの電力設計

なぜ給電を「縦に立てる」のか

AIアクセラレータ1個が要求する電流は、いまや数百アンペアに達します。コア電圧が1V未満まで下がる一方で消費電力は数百Wから1kW級に伸びるため、I = P/V の関係から電流が爆発的に増えるからです。例えば消費 700W をコア 0.8V で賄えば、流れる電流は約 875A になります。この電流を給電する経路には抵抗 R が必ずあり、そこで失われる損失は P_loss = I^2 × R です。電流が二乗で効くため、875A では 1A 時の約 77万倍の損失係数がかかります。横方向に長い銅配線で低電圧を引き回す従来の配電は、この一点で破綻します。

打開策の方向は2つしかありません。第一に 電流が流れる経路の抵抗 R を下げる、第二に 低い電圧で大電流を運ぶ距離そのものを短くする ことです。垂直給電（VPD: Vertical Power Delivery）は後者を徹底し、降圧の最終段をアクセラレータの真下に立てて、大電流が横に走る距離をほぼゼロにします。48V配電は前者と組み合わせ、ラック内は高い電圧（＝小さい電流）のまま縦に配り、負荷の直前で初めて降圧します。基本となる電圧・電流・抵抗の関係は /power/circuit-fundamentals/ を、48V化そのものの効率論は /power/hvdc-48v-datacenter/ を前提とします。

ラック内48V配電：バスバーで縦に配る

ラックレベルでは、各サーバーが個別にAC-DC電源を持つ代わりに、ラック単位の整流棚（パワーシェルフ）が48V直流を生成し、それを背面の バスバー（busbar） に流します。バスバーは断面積の大きい銅の板状導体で、ラックの縦方向に1本通り、各計算ノードがそこへ直接かみ合って48Vを取り込みます。ケーブルではなく板を使うのは、断面積を大きく取って導体抵抗 R を下げ、数百A〜千A級のラック総電流でも I^2 R の発熱を抑えるためです。

ラック内48V配電（OCP/Open Rack 系の構成イメージ）

  AC入力 → パワーシェルフ(整流) → 48V生成
                                  │
        ┌─────────────────────────┴─────────────────────────┐
     48Vバスバー（縦に1本、断面積の大きい銅板。Iは小さく保つ）
        │            │            │            │
     ノードA       ノードB       ノードC       …（各ボードが直接かみ合う）
        │
   ボード上で初めて降圧:
     48V → 中間バス(例12V) → コア電圧(1V未満)

この構成の効き目は、低電圧の大電流が横方向に走る区間を、ラックからボード上のごく短い経路へ封じ込める 点にあります。ラックの縦方向（バスバー上）はずっと48Vのままなので、ラック全体で 30kW を配っても電流は約 625A に留まり、もし同じ電力を12Vで配れば約 2,500A まで膨れ上がるところを4分の1に抑えられます。冗長給電（A系/B系の二重化）やシェルフのN+1構成といったラック上流の設計思想は /power/datacenter-power-architecture/ と地続きです。

多段降圧と中間バス：ΔVを分割する

48Vをいきなり0.8Vへ落とす1段降圧は、降圧比が60倍と極端で、デューティ比が極小になりスイッチング素子の制御余裕も効率も悪化します。そこで実務では 中間バス方式（IBA: Intermediate Bus Architecture） を採り、降圧を多段に分けます。

ここで設計の核心は「段が下流に進むほど電圧が下がり、同じ電力なら電流が増える」という事実です。最終段はコア電圧が低く電流が最大になるため、ここの経路抵抗が損失と電圧降下を最も支配します。したがって最終段の降圧器（VRM: Voltage Regulator Module）は、負荷であるアクセラレータに 物理的に最も近く 配置しなければなりません。これが負荷点給電（PoL: Point of Load）の発想で、詳細は /power/point-of-load-distributed-power/ を参照してください。最終段VRMは応答速度と電流容量を稼ぐため複数相を並列にしたマルチフェーズ構成を取るのが定石で、相数設計のトレードオフは /power/multiphase-vrm-design/ で扱います。

垂直給電（VPD）：経路を基板に対して立てる

横方向配線をいくら太くしても、アクセラレータの面積が広がり消費が増えるほど、パッケージ端から中心の電源パッドまでの距離は伸び、その区間の銅損とインダクタンスが避けられなくなります。垂直給電（VPD）は、この経路を 基板平面に対して垂直に立てる ことで距離を断ち切ります。具体的には、最終段VRM（あるいはそのパワーステージ）を パッケージの裏面、PCBを挟んだ真下 に配置し、電流を基板やインターポーザを貫く縦方向の経路で供給します。

横給電(従来)              垂直給電(VPD)
                          
  VRM ── 長い横配線 ──┐    アクセラレータ
        (I²R大)       │      ▲ 縦に貫く給電
                  ┌───▼──┐   │ (TSV/貫通ビア/インターポーザ)
                  │ダイ  │   │
                  └──────┘  VRM/パワーステージ
                          （パッケージ裏・PCB背後）

縦経路には、シリコン貫通電極 TSV（Through-Silicon Via） や、ダイを載せる インターポーザ（interposer） を貫く電源経路、PCBの裏面実装が用いられます。利点は二重です。第一に、横方向の長い銅損区間が消え、I^2 R 損が直接減ります。第二に、電源パッドの真下から面で電流を供給できるため、後述するPDN（電源供給網）のインピーダンスが下がり、過渡応答が改善します。なお、ダイ内部のパワーレールやバックサイドPDN（背面給電）といったチップ内側の給電は半導体プロセス側の領域であり、本稿では扱いません。

PDNインピーダンスと過渡応答：数百Aを「面」で支える

数百Aの負荷は、命令の実行状況に応じて電流を急峻に変動させます（di/dt が大きい）。電源供給網（PDN: Power Delivery Network）にインピーダンス Z が残っていると、電流変動 ΔI に対して ΔV = Z × ΔI の電圧変動が生じ、コア電圧が一瞬でも規定を割ると演算が破綻します。コア電圧が1V未満まで下がった現代では、許容できる ΔV はわずか数十mVしかありません。

VPDが過渡応答に効くのは、給電経路のインダクタンス（経路長に比例）を縦方向に短縮し、PDNインピーダンスのうち高周波成分を下げるからです。残る変動は負荷直近のデカップリングコンデンサが面で吸収します。「短い縦経路 ＋ 負荷直下の容量」で広い周波数域にわたって 目標Z 未満 を維持する——これがPDN設計の目標であり、設計手法の体系は /power/power-integrity-pdn/ で詳述します。VPDは要するに、低い電圧で大電流を運ぶ区間を縦の最短経路へ畳み込み、横配線が抱えていた抵抗とインダクタンスをまとめて削る手法だと整理できます。

まとめ

• AIアクセラレータが数百Aを要求すると給電損失は I^2 R で爆発するため、低電圧の大電流を運ぶ距離の最小化が設計の主目的になる。
• ラックは48Vバスバーで縦に配り、電流を小さく保ったまま各ノードへ届ける。低電圧の大電流区間はボード上のごく短い経路へ封じ込める。
• 多段降圧（48V→中間バス→コア）でΔVを分割し、電流が最大になる最終段VRMを負荷直下へ寄せる。「電流が最大の段を最短経路に置く」が配置の原則。
• 垂直給電（VPD）はVRMをパッケージ裏面・PCB背後に置き、TSVやインターポーザを貫く縦経路で面給電する。横配線のI²R損とPDNインピーダンスを同時に削るが、裏面で冷却と競合する。
• 数百Aの過渡を支えるには ΔV = Z × ΔI を抑えるPDN設計が要で、短い縦経路と負荷直下の容量で広帯域に 目標Z 未満 を維持する。チップ内側の給電は半導体側の領域に委ねる。
• 関連: /power/circuit-fundamentals/、/power/hvdc-48v-datacenter/、/power/point-of-load-distributed-power/、/power/multiphase-vrm-design/、/power/power-integrity-pdn/。