マルチフェーズコンバータと電流バランス：CPU/GPU VRMの設計

なぜ単相ではCPU/GPUに電力を供給できないのか

現代のCPU/GPUは 1V前後の低電圧で数十〜数百Aを要求し、しかも負荷電流が数ナノ秒で大きく変動します。これを単相の降圧（buck）コンバータで賄うのは非現実的です。1相に 200A を流せばインダクタとMOSFETのI²R損失と発熱が集中し、出力コンデンサが受けるリプル電流も巨大になります。そこで採用されるのが、複数の buck 段を並列に並べ、位相をずらして合成する**マルチフェーズVRM（Voltage Regulator Module）**です。buck 単体の数理は /power/buck-converter-analysis/ を前提に、本稿はその多相化と電流制御を詰めます。

各相は同一の buck（ハイサイド/ローサイドMOSFET＋インダクタ）で、出力コンデンサだけを共有します。N相なら各相は総電流の 1/N を負担すればよく、デバイスのストレスと発熱が分散します。

位相分散がリプルを消す ── インターリーブの原理

N相を1/N周期ずつ位相をずらしてスイッチングするのがインターリーブ（interleaving）です。各相のスイッチノード電圧は同じ矩形波ですが、立ち上がりのタイミングが T/N ずつずれます。出力では各相のインダクタ電流（三角波）が足し合わされるため、合成リプルは個々の三角波より小さくなり、しかもリプル周波数は実効的に N × fsw になります。

合成出力リプル電流の振幅は「リプルキャンセル係数 K」で決まる:
  N相, 各相デューティ D, m = floor(N×D)（N×D の整数部）とすると

  合成リプル ＝ 単相リプル × K
  K(N, D) = (N·D − m)·(m + 1 − N·D) / ( N·D·(1 − D) )

  ・D = 1/N, 2/N, …（D が k/N に一致）の点で K → 0、合成リプルがゼロに近づく
  ・隣り合う k/N の中間で K は最大になり、それでも単相より大幅に小さい
  ・入力側リプル電流も同様にキャンセルされ、入力コンデンサを大幅に削減できる

ここが多相化の二つ目の効用です。位相分散は出力リプルを下げるだけでなく、入力コンデンサに要求されるRMSリプル電流を劇的に減らします。単相 buck では入力電流が Iout × D を中心にパルス状に脈動しますが、N相を分散させると入力電流の谷と山が互いを埋め、入力コンデンサの発熱（リプル電流の二乗 × ESR）が下がります。

相間電流バランス ── DCR と SenseFET による電流検出

多相化の最大の落とし穴は相ごとの電流が揃わないことです。各相のインダクタンス・MOSFETオン抵抗・配線抵抗には製造ばらつきがあり、放っておくと特定の相に電流が偏ります。電流が集中した相だけがI²R損失で過熱し、その相のMOSFETが熱暴走して故障に至ります。だからコントローラは各相の電流を測定し、互いを揃える電流バランス制御を必ず持ちます。

各相電流の検出方式は主に二つです。

検出した各相電流をコントローラが比較し、最も電流の少ない相を基準に各相のオン時間（デューティ）を微調整して全相を揃えます。電流バランスループは出力電圧のフィードバックループとは別系統で、電圧ループより十分遅く設計して干渉を避けるのが定石です。MOSFETのスイッチング損失そのものの物理は /power/mosfet-switching-physics/ に、電圧ループ補償の考え方は /power/pwm-feedback-control/ に詳しく扱っています。

フェーズシェディング ── 軽負荷で相を間引く

8相すべてを常時動かすのは軽負荷では非効率です。各相は動いているだけでスイッチング損失とゲート駆動損失（固定損失）を出すため、負荷電流が小さいときに全相動かすと効率が大きく落ちます。そこで負荷電流に応じて稼働相数を動的に増減するのがフェーズシェディング（phase shedding）です。

効率が最大になる相数 N_opt は負荷電流の関数:
  軽負荷  : 固定損失（ゲート駆動・スイッチング）が支配 → 相を減らす
  重負荷  : 導通損失（I²R）が支配 → 相を増やして各相の電流を下げる

  CPUがアイドル(数A)なら1〜2相、フルロード(数百A)なら全相、
  というように負荷電流のしきい値で相を投入/退避する

実装上は、負荷が下がると相を1つずつオフにし（残った相の電流は増える）、上がると相を戻します。相を切り替える瞬間に出力電圧が乱れないよう、退避する相の電流をゼロまで落としてから切ること、投入時に電流を徐々に立ち上げることが重要です。CPUのアイドル↔バーストのような負荷変動が激しい用途では、相切り替えの過渡が出力スパイクにならないようコントローラがヒステリシスを持たせます。

ロードラインとAVP ── あえて電圧を下げる設計

CPU/GPUのVRMには、出力電圧を一定に保たない独特の制御があります。ロードライン（load line）、別名 **AVP（Adaptive Voltage Positioning）**です。これは負荷電流が増えるほど出力電圧を意図的に下げ、Vout = Vref − Iout × RLL という直線（ロードライン抵抗 RLL）に沿わせる制御です。一見すると精度を捨てているようですが、過渡応答に対する合理的な最適化です。

理由は二つあります。第一に、過渡時の電圧変動を半分に使えること。電圧を中央に固定すると、負荷急増時のアンダーシュートと負荷急減時のオーバーシュートの両方が許容窓に収まる必要があります。AVPは軽負荷で電圧を高め、重負荷で低めに置くため、過渡の振れ幅をプロセッサの動作許容窓に対して効率よく割り当てられます。これにより同じ過渡仕様を、より少ない出力コンデンサで満たせます——コンデンサはVRM基板で最も場所とコストを食う部品なので効果が大きい。

ロードライン:
  Vout = Vref − Iout × RLL        （RLL = 規定のロードライン抵抗, 例 数mΩ）

過渡時にコンデンサが負担する電圧変動の許容:
  電圧を固定(RLL=0)した場合、許容窓 ±ΔV を上下に分割
  AVP(RLL>0)では負荷ステップ ΔIout に対する目標自体が ΔIout×RLL 動くため、
  コンデンサが吸収すべき残差が小さくなる → 必要容量が減る

第二に、重負荷でコア電圧を下げると消費電力（とリーク電流）が減ること。CPUの動的電力は電圧の二乗に比例するため、重負荷時にロードライン分だけ電圧を下げると、それ自体が省電力に寄与します。プロセッサベンダはVRMに対しロードライン抵抗の目標値（と許容誤差）を仕様として与え、VRMコントローラはこれを実現するよう設計されます。AVPを正しく実装するには、前述の電流検出で総電流 Iout を正確に把握できていることが前提になります。

まとめ

• マルチフェーズVRMは buck 段を並列にし1/N周期ずつ位相をずらすことで、各相の電流負担を1/Nに分散し、入出力リプルをキャンセル（実効リプル周波数は N × fsw）する。
• 相間の電流偏りは過熱・故障の原因。DCR検出（追加損失ゼロ・温度補正必須）またはSenseFET/Rds(on)検出で各相電流を測り、コントローラが電圧ループとは別系統で全相を揃える。
• フェーズシェディングは負荷電流に応じて稼働相数を増減し、軽負荷の固定損失と重負荷の導通損失のトレードオフで効率を最適化する。軽負荷ではDCM併用も定石。
• ロードライン/AVPは Vout = Vref − Iout × RLL で意図的に電圧を電流比例で下げ、過渡の電圧窓を有効活用して出力コンデンサを削減し、重負荷では省電力にも効く。
• 前提は /power/buck-converter-analysis/、スイッチング素子の物理は /power/mosfet-switching-physics/、電圧ループ設計は /power/pwm-feedback-control/ を参照。