ADC/DACの原理と方式系統（SAR・ΔΣ・パイプライン）

ADC/DAC は「連続量とビット列を橋渡しする」コンバータ

ADC（Analog-to-Digital Converter）はアナログ電圧を有限ビットのデジタル符号へ、DAC（Digital-to-Analog Converter）はその逆へ変換するブロックです。センサ、無線、オーディオ、計測のあらゆる入口・出口に居て、システム全体の精度と速度をしばしば律速します。

変換の本質は2つの離散化です。**時間方向の離散化（サンプリング）と振幅方向の離散化（量子化）**で、ADC はこの両方を行い、DAC は逆に量子化された符号を連続レベルへ戻して時間的に保持します。方式の違いは「この2つの離散化をどんな回路アーキテクチャで実装するか」の違いであり、結果として速度・分解能・電力・面積の取り方が大きく変わります。CMOS スイッチやコンパレータの土台は /semiconductor/cmos-inverter/ と /semiconductor/mosfet-operation/ を前提とします。

量子化雑音 ── 理想ADCでも避けられない雑音の床

完璧な ADC を作っても、振幅を有限ステップに丸める量子化そのものが誤差を生みます。Nビット・フルスケール FS の ADC の1ステップ（LSB）は Δ = FS / 2^N で、丸め誤差は最大 ±Δ/2 に収まります。この誤差を一様分布とみなすと、量子化雑音の実効値（RMS）は次式になります。

量子化雑音の RMS:
  e_rms = Δ / sqrt(12)

フルスケール正弦波（振幅 FS/2）の信号 RMS:
  s_rms = (FS/2) / sqrt(2)

理想 SNR（信号対雑音比）:
  SNR = 20·log10(s_rms / e_rms)
      = 6.02·N + 1.76  [dB]   （N はビット数）

この SNR ≒ 6.02N + 1.76 dB は ADC 性能のもっとも基本的な指標で、1ビット増やすと約6dB（電圧比で2倍）SNRが改善することを意味します。実際の ADC では熱雑音・歪み・クロックジッタが加わるため、測定 SNDR（信号対雑音歪み比）から逆算した実効ビット数 ENOB = (SNDR − 1.76) / 6.02 が真の分解能を表します。

オーバーサンプリングとノイズシェーピング ── ΔΣの2本柱

ΔΣ（デルタシグマ）方式を理解する鍵は、量子化雑音を「減らす」のではなく「信号帯域の外へ追い出す」という発想です。柱は2つあります。

(1) オーバーサンプリング: 信号帯域 fB に対し、サンプリング周波数 fs を大幅に高く（過剰標本化）取る。総量子化雑音は一定でも、それが広い 0 〜 fs/2 に薄く広がるため、信号帯域 fB に入る雑音は OSR（オーバーサンプリング比 = fs / (2·fB)）に反比例して減ります。OSRを4倍にすると帯域内雑音は1/4（電力比で−6dB）、すなわち実効分解能が約1ビット改善します（OSRを2倍ごとに約0.5ビット）。

(2) ノイズシェーピング: 変調器に積分器（ループフィルタ）を入れ、量子化雑音だけを高周波側へ押し上げる伝達特性（ノイズ伝達関数 NTF）を持たせる。信号はそのまま通し、雑音だけを帯域外へ「整形」して捨てる。これが効くと、オーバーサンプリング単独よりはるかに急峻に帯域内雑音が落ちます。

1次ΔΣ変調器のループ（概念）:

  入力 x --(+)--> [ 積分器 ∫ ] --> [ 1bit量子化器(コンパレータ) ] --+--> デジタル出力
            ^                                                       |
            |                                                       v
            +---------------- [ 1bit DAC ] <-------------------------+
              （帰還: 出力を引き戻して入力との差=Δを積分=Σする）

  名前の由来: 入力との差分(Delta)を積分(Sigma)するから「ΔΣ」

L次のノイズシェーピングと OSR を組み合わせると、帯域内雑音は OSR の 2L+1 乗に比例して下がり、次数を上げるほど低OSRでも高分解能が得られます。ただし高次変調器はループの安定性が課題で、3次以上では入力振幅を制限したり多段（MASH）構成にしたりして安定化します。

主要ADC方式の系統 ── 速度と分解能で住み分ける

ADC方式は「1サンプルを何回の比較で決めるか」で大別できます。**並列に全レベルを一度に比較する（速いが規模が爆発）**か、**1ビットずつ逐次に決める（遅いが小規模）**か、**ループで時間をかけて平均する（最高分解能だが低速）**か、の3系統です。

• フラッシュ（並列比較）: Nビットなら 2^N − 1 個のコンパレータと抵抗分圧で全しきい値を同時比較し、1クロックで変換。最速だがコンパレータ数が指数的に増え、8ビット程度が現実的上限。GHz級の超高速・低分解能用途（高速通信フロントエンド）。
• SAR（逐次比較）: 2分探索で1ビットずつ確定。内部DACとコンパレータ1個、SARロジックだけの極小構成で、変換中はほぼ静的=超低電力。中速・8〜16ビット。IoT・センサ・バッテリ機器の定番。
• パイプライン: 各段で数ビットずつ変換し残差を次段へ受け渡す流れ作業。段ごとに並列動作（パイプライン化）するため高スループット。12〜16ビットで数十〜数百MS/s。画像・無線・計測の高速中高分解能用途。
• ΔΣ: オーバーサンプリングとノイズシェーピングで超高分解能。低〜中速（広帯域化は近年進展）・16〜24ビット。オーディオ・精密計測・センサインタフェース。
• 積分型（デュアルスロープ）: 入力を一定時間積分し基準で放電する時間を測る。超低速だが高直線・高ノイズ除去でデジタルマルチメータ等。

ADC方式の選択フロー（おおまかな指針）:

  最優先は速度（GHz級）か?
    └ Yes → フラッシュ（〜8bit）／ 時間インターリーブ
    └ No  → 高分解能(16bit超)が最優先か?
              └ Yes → ΔΣ（オーバーサンプリング型）
              └ No  → 高スループット(数十MS/s超)が要るか?
                        └ Yes → パイプライン
                        └ No  → SAR（低電力・中速の万能選手）

SAR の逐次比較アルゴリズム

SARの動作は2分探索そのものです。MSBから順に「内部DACでその候補電圧を作り、入力と比較し、大小で1/0を確定」を繰り返します。

SAR 変換（N ビット, サンプルホールドした入力 Vin）:

  code = 0
  for i from N-1 downto 0:           # MSB から
      code[i] = 1                    # まずそのビットを仮に立てる
      Vdac = DAC(code)               # 内部DACで候補電圧を生成
      if Vin < Vdac:                 # 入力が候補 未満 なら
          code[i] = 0                #   そのビットは戻す
      # Vin >= Vdac ならビットは立てたまま
  return code                        # N 回の比較で確定

N回の比較で1サンプルを決めるため、フラッシュより遅いがコンパレータ1個で済みます。内部DACは多くが**電荷再分配型（容量DAC）**で、2進の重み付きキャパシタアレイのスイッチングだけで候補電圧を作るため、変換中の静的消費がほぼゼロという超低電力性が SAR の最大の強みです。

DAC の主要方式 ── 単調性・グリッチ・速度で選ぶ

DACは符号を連続レベルへ戻します。要件は単調性（コードが増えれば出力も必ず増える）、グリッチ（コード遷移時の過渡的な誤出力）の小ささ、そして速度です。

実務での要点は、単調性が崩れると制御ループや探索が破綻することです。とくに R-2Rラダーは最上位ビット遷移（例 0111…1 → 1000…0）で全ビットが同時に切り替わり、抵抗の相対誤差しだいでは出力が一瞬逆行する大グリッチや非単調が起きえます。これを嫌う高分解能DACでは、上位を温度計コード（1個ずつ足す単調な重み）、下位を2進にするセグメント構成で単調性とグリッチを抑えるのが定石です。

4軸トレードオフの総覧

各方式を「分解能・サンプリング速度・電力・面積」で並べると、棲み分けが一枚で見えます。

読み解きの軸はこうです。速度を上げたいなら並列性（フラッシュ・時間インターリーブ）か流れ作業（パイプライン）にコンパレータ／アンプを多く割き、電力と面積を払う。分解能を上げたいなら時間をかけて平均する（ΔΣ）か、整合の良い素子に面積を払う。電力・面積を絞りたいなら逐次処理（SAR）にして1個のコンパレータを使い回す。同じNビットでも、この3すくみのどこに重心を置くかで方式が決まります。

性能を蝕む実在の誤差 ── ジッタ・整合・帯域

理想 SNR に到達できない主因は3つです。ENOB の式に戻ると、これらがすべて SNDR を押し下げます。

• クロックジッタ: サンプリング時刻の揺らぎ。入力周波数 fin が高いほど影響が大きく、SNRの上限は SNR_jitter = −20·log10(2π·fin·t_jitter) で決まる。高速・高分解能ADCでは低位相雑音クロックが必須。
• 素子ミスマッチ: コンパレータのオフセット、容量・抵抗・電流源の相対誤差。INL/DNLや非単調の原因で、整合は面積に投資して稼ぐ（面積4倍で標準偏差1/2）。
• 有限帯域・整定誤差: パイプラインの残差増幅器やサンプルホールドが時間内に整定しきれず誤差を残す。高速化と高分解能の根本的な相克。

まとめ

• ADC/DAC は時間（サンプリング）と振幅（量子化）の離散化を橋渡しするブロックで、方式の違いはこの離散化をどの回路アーキテクチャで実装するかの違いに帰着する。
• 理想ADCでも量子化雑音で SNR ≒ 6.02N + 1.76 dB が上限。実効分解能は SNDR から逆算した ENOB で測る。
• ΔΣは雑音を減らすのでなく、オーバーサンプリングで薄め ノイズシェーピングで帯域外へ追い出す。1ビット量子化器でも時間平均で超高分解能を得る。
• 方式は フラッシュ＝最速低分解能／SAR＝低電力中速の万能／パイプライン＝高速中高分解能／ΔΣ＝低速超高分解能 と、速度・分解能・電力・面積の3すくみで棲み分ける。
• DACは抵抗ストリング・R-2Rラダー・電流ステアリング・ΔΣから単調性・グリッチ・速度で選び、高分解能では**セグメント構成（上位＝温度計）**で単調性を守る。SAR内部DACの整合がADC精度を直接左右する。
• 土台となる CMOS スイッチとコンパレータは /semiconductor/cmos-inverter/ と /semiconductor/mosfet-operation/、素子整合・ばらつきの物理は /semiconductor/threshold-voltage-variability/、消費電力の見方は /semiconductor/power-wall/ も参照。