NAND フラッシュの原理（フローティングゲート・3D 積層）

不揮発記憶の核心 ── 絶縁膜の中に電荷を閉じ込める

通常の MOSFET（/semiconductor/mosfet-operation/）は、ゲート電圧を切ればチャネルが消え、状態は残りません。NAND フラッシュのセルが電源を切っても記憶を保てるのは、制御ゲートとチャネルの間にもう一つ、四方を絶縁膜で囲まれた電荷の貯蔵層を挟んでいるからです。この貯蔵層に電子を入れる／抜くことで、トランジスタのしきい値電圧 Vth を不揮発に変化させます。

   制御ゲート (Control Gate)
   ━━━━━━━━━━━━━━━━━━
   絶縁膜（ブロック層）
   ▓▓▓ 電荷貯蔵層（フローティングゲート or 窒化膜）▓▓▓
   絶縁膜（トンネル酸化膜 ~数nm）
   ───── チャネル（Si） ─────
   ソース              ドレイン

貯蔵層に電子が溜まっていると、その負電荷が制御ゲートからの電界を打ち消すため、チャネルを反転させる（オンにする）のにより高いゲート電圧が必要になります。つまり Vth が上がる。読み出しは、ある参照電圧 Vread をゲートに与えてセルがオンになるか（電流が流れるか）を見るだけで、電荷の有無＝記憶した値が判定できます。

電荷の注入と消去 ── トンネル現象を制御する

データの書き込み（プログラム）と消去は、トンネル酸化膜を介した電子の移動で行います。多くの NAND では FN トンネリング（Fowler-Nordheim tunneling） を使います。

プログラム（書き込み, Vth を上げる）:
  制御ゲートに高い正電圧 → 強電界でチャネルの電子が
  トンネル酸化膜を抜けて貯蔵層へ注入される（電子が溜まる）

消去（Vth を下げる）:
  基板側に高い正電圧（ゲートを相対的に負に） → 貯蔵層の
  電子がチャネル側へ引き抜かれる（電荷が抜ける）

ここに NAND の名前と粒度の理由があります。書き込みはページ単位、消去はそれより大きいブロック単位でしか行えません。任意の1ビットを上書きできず、消去は必ずブロックまるごと。これがウェアレベリングやガベージコレクションといった SSD のコントローラ制御が不可欠な根本原因です。

多値化 ── 1セルに何ビット詰めるか

セルは電荷量を連続的に取れるので、しきい値電圧の取りうる範囲を複数の区画に分け、1セルに複数ビットを記憶できます。これが多値化（multi-level）です。n ビット記憶するには 2^n 個の Vth 分布を区別する必要があります。

ビット数を増やすほど、同じ Vth 範囲をより多くの区画に分割するため、各分布の幅と分布間の余裕（マージン）が狭くなります。すると次の代償が同時に発生します。

• 読み出しが遅く複雑になる：状態が多いほど参照電圧での読み分け回数が増える。
• 誤り訂正の負荷が増す：分布が隣と重なりやすく、強力な ECC（LDPC 等）が必須になる。
• 書き込みが遅くなる：狙った狭い分布に収めるため、注入電圧を段階的に上げて確認する反復書き込み（ISPP）が必要。
• 耐久性が落ちる：わずかな電荷漏れでも隣の状態へ滑り込むため、P/E サイクル寿命が短くなる。

フローティングゲート vs チャージトラップ

電荷を貯める層には2方式あります。フローティングゲート（FG）型は導電性のポリシリコンに電荷を溜めます。チャージトラップ（CT）型は窒化シリコン（SiN）膜中の離散的なトラップ準位に電荷を捕獲します。電荷が留まる仕組みは、絶縁体中の局在準位に電子が捕まる現象で、半導体のキャリアと準位の考え方（/semiconductor/band-theory-carriers/）の延長として理解できます。

CT 型は電荷が膜中に局在するため微細化・積層に強く、後述の 3D NAND では多くのベンダが CT 型（SONOS 系）を採用しています。

平面微細化の限界 ── なぜ横に縮められなくなったか

容量を増やす素直な道は、平面でセルを小さくして敷き詰めることでした。しかしこれは二つの壁に突き当たります。

壁1: セル間干渉（カップリング）
   セルを近づけるほど、隣のフローティングゲートの電荷が
   容量結合で自セルのVthに影響し、状態が読み分けにくくなる。

壁2: 蓄積電子数の枯渇
   セルが小さいほど貯蔵層に入る電子の絶対数が減る。
   1状態あたり数十個まで減ると、電子わずか数個の出入りで
   状態が変わってしまい、保持・多値化が成立しなくなる。

特に壁2は本質的です。多値化は Vth を細かく刻む技術ですが、刻みを支える電子数そのものが足りなくなれば、原理的に区別が破綻します。平面方向の微細化は、立体トランジスタ（/semiconductor/finfet-gaa/）と同様、ある世代でコスト効率が頭打ちになりました。

3D NAND ── 縮めるのをやめて積み上げる

発想の転換が 3D NAND です。平面で小さくする競争をやめ、セルを垂直方向に積層して密度を稼ぎます。代表的な構造では、シリコンと絶縁膜を何十層も交互に堆積し、垂直に穴（チャネルホール）を開け、その内壁に沿って電荷トラップ膜と垂直チャネルを形成します。各層の導電プレートがそれぞれセルの制御ゲートになり、1本の縦穴に層数ぶんのセルが直列に並ぶ構造になります。

   平面NAND: 横に並べて縮める → 干渉と電子枯渇で限界

   3D NAND: 縦穴の内壁にセルを積む
     層N ─◯─   ← 各層 = 1セルの制御ゲート
     層… ─◯─
     層2 ─◯─   ◯ = チャネルホール内壁の
     層1 ─◯─        電荷トラップ膜
          │ 垂直チャネル

この方式の決定的な利点は、1セルあたりの平面寸法を緩めたまま容量を伸ばせることです。微細加工の限界に頼らず「積層段数（レイヤ数）」を増やせばよいので、加工寸法を緩く保てる→セルあたりの蓄積電子数を確保できる→保持と多値化の余裕が戻る、という好循環が生まれます。3D 化と多値化（TLC/QLC）の組み合わせで容量が急伸したのは、この両輪が噛み合ったためです。

なお、ここでの「3D」はメモリセル自体を縦に積む技術で、完成したチップ同士を積層する 3D パッケージング（/semiconductor/advanced-packaging-principles/）とは階層が異なります。混同しやすいので区別しておきましょう。

まとめ

• NAND セルは絶縁膜で囲んだ貯蔵層に電子を閉じ込め、その電荷で Vth を不揮発に変えることで記憶する。読み出しは参照電圧でオン／オフを見るだけ。
• 書き込み・消去は トンネル現象で電子を出し入れする。消去がブロック単位なこと、酸化膜が徐々に傷むことが、SSD コントローラ制御と書き換え寿命の根本原因。
• SLC→QLC の多値化は容量を増やす代わりに Vth マージンを削り、速度・耐久・ECC 負荷を犠牲にする。
• 平面微細化はセル間干渉と蓄積電子数の枯渇で限界に達し、3D NAND へ転換。加工寸法を緩めたまま積層段数で容量を伸ばす方向へ移った。
• 基礎の FET 動作は /semiconductor/mosfet-operation/、立体化の別系統は /semiconductor/finfet-gaa/ も参照。