トンネルFETと急峻スロープデバイス

なぜ60mV/decが壁になるのか

MOSFET（/semiconductor/mosfet-operation/）のオフ→オン切り替えの鋭さは、**サブスレッショルド・スイング（SS）**で測ります。これはドレイン電流を1桁（1 decade）増やすのに必要なゲート電圧で、単位は mV/dec。値が小さいほどスイッチが急峻で、低い電圧でオフからオンへ切り替えられます。

通常の MOSFET では、オフ領域のキャリアは熱拡散で障壁を越えます。エネルギー分布がボルツマン分布（指数関数のテール）に従うため、SS は次のように下限が決まります。

SS = (dVg / d(log10 Id)) = m * (kT / q) * ln(10)

  kT/q  : 熱電圧（室温300Kで約26mV）
  ln(10): 約2.30
  m     : ボディ係数 = 1 + Cdep/Cox （理想で1）

室温の理論下限： SS_min = 1 * 26mV * 2.30 ≒ 60mV/dec

kT/q * ln(10) がちょうど約60mVになるため、室温では理想MOSFETでも60mV/decを切れません。実デバイスでは m が1より大きく、80〜100mV/dec程度になります。

TFET ── トンネルで「テール」を切り捨てる

TFET（Tunnel FET、トンネル電界効果トランジスタ）は、キャリア注入の物理そのものを熱拡散からバンド間トンネル（BTBT: Band-To-Band Tunneling）に置き換えます。構造は MOSFET に似ますが、ソースとドレインを逆型にドープした p-i-n ダイオードであり、ゲートでチャネル（真性領域 i）のバンドを動かしてトンネル確率を制御します。

   TFETの断面（n型動作の例）:

   [p+ ソース] -- [ i チャネル ] -- [n+ ドレイン]
        ↑ゲートがiのバンドを押し下げる↑

   オフ: ソース価電子帯とチャネル伝導帯がずれる → トンネル不可
   オン: ゲート電圧でバンドが重なる → 価電子帯→伝導帯へトンネル注入

急峻化の鍵はエネルギーフィルタ効果です。BTBT で注入できるのは、ソースの価電子帯と チャネルの伝導帯がエネルギー的に重なる窓の中の電子だけです。ボルツマン分布の高エネルギー側テール（熱拡散の主役）は、トンネル窓の外にあるため構造的に注入されません。この「テールの切り捨て」により、SS は60mV/decの熱的下限に縛られず、ゲート電圧の一部の領域で60mV/decを下回ります。

オン電流を稼ぐため、Si より狭いバンドギャップを持つ InGaAs / InAs などの III-V 族化合物や、ヘテロ接合（異なる材料を接合してトンネル障壁を薄くする）、ナノワイヤ構造による静電制御強化が研究されています。バンドギャップが狭いほどトンネル確率は上がりますが、同時にオフ電流（漏れ）も増えるトレードオフがあります。

NCFET ── 負性容量でゲート電圧を内部増幅

もう一つの路線が NCFET（Negative Capacitance FET、負性容量FET）です。TFET が注入物理を変えるのに対し、NCFET は通常のMOSFET構造を保ったまま、ゲートスタックに強誘電体（ferroelectric）膜を挿入して m（ボディ係数）を1未満に下げます。

前掲の式 SS = m * 60mV/dec で、m = 1 + Cdep/Cox。通常は m > 1 ですが、実効的なゲート容量を負（負性容量）にできれば m が1を下回り、SS を60mV/dec未満にできます。強誘電体は分極のエネルギー地形が二重井戸（ダブルウェル）状になっており、その間の不安定な領域では「電荷を増やすと電圧が下がる」=負性容量の状態が現れます。これがゲート電圧を内部で増幅し、わずかな外部電圧でチャネル表面電位を大きく振る効果を生みます。

   ゲートスタック（NCFET）:

   ゲート金属
   ┌───────────────┐
   │  強誘電体膜 (C_fe < 0)  │ ← 負性容量で電圧増幅
   ├───────────────┤
   │  通常の絶縁膜 (Cox)     │
   └───────────────┘
        ↓ 表面電位 ψs
      チャネル（MOSFETと同じ）

   直列合成： 1/C_total = 1/C_fe + 1/Cox
   C_fe が負 → C_total が Cox より大 → ψs が Vg より大きく振れる

実用面では **HfO2系強誘電体（Hf-Zr-O など）**が、既存の high-k 絶縁膜と材料・プロセス親和性が高く有望視されています。CMOS 後工程との整合がとりやすく、原理上は既存トランジスタへの「上乗せ」で急峻化できる点が、構造を大きく変える TFET にない魅力です。

二つのアプローチの比較

両者は排他ではなく、TFETのゲートにNCを併用するハイブリッド提案もあります。TFETでテールを切り、NCで電圧増幅してIon不足を補う狙いですが、安定性設計はさらに複雑になります。

まとめ

• MOSFETのSSは熱拡散とボルツマン分布に起因し、室温で約60mV/decの下限を持つ。これがVth・Vddの低減を阻み、電力削減を頭打ちにする本質的な壁になっている。
• TFETはバンド間トンネルで注入し、高エネルギーのテール電流を構造的に切り捨てることで60mV/dec未満を実現する。ただしオン電流が低く、急峻さを広い電流域で維持しにくい。
• NCFETは強誘電体の負性容量で m を1未満に下げ、MOSFET構造を保ったまま急峻化する。安定性・ヒステリシス・ばらつき耐性が量産化の鍵。
• いずれも実験室では60mV/dec未満を実証済みだが、「低リーク・高オン電流・低ばらつき」を同時に満たすのが難しく、なお研究段階。基礎は /semiconductor/mosfet-operation/ と短チャネル効果（/semiconductor/short-channel-effects/）も参照。