イメージセンサ（CMOSピクセル・裏面照射）

なぜ「光を測る」のに回路が要るのか

イメージセンサは光子を電気信号に変える素子です。中核はフォトダイオード、つまり /semiconductor/pn-junction/ で見た pn 接合そのものです。空乏層に光子が入ると、そのエネルギーで電子・正孔対が生成され（光電変換、内部光電効果）、接合の電界で分離されて電荷として溜まります。問題は、この溜まる電荷が極めて微小なことです。明るい場面でも一画素あたり数万電子、暗部では数十電子しかありません。電子一個は約 1.6e-19 C なので、これをそのまま電圧に直すと数十マイクロボルトの世界になります。

ここに回路の必然があります。微小電荷を、雑音に埋もれる前に、その画素の近くで電圧に変換し増幅しなければなりません。CCD が電荷を端まで「バケツリレー」で運ぶのに対し、CMOS センサは各画素に変換・増幅回路を埋め込み、メモリのように行・列でアドレス指定して読み出します。標準 CMOS 工程と相性がよく、低電圧・低消費電力で周辺回路を同じチップに載せられるため、いまやほぼすべてのカメラが CMOS です。

4T 画素 ── 転送ゲート・FD・相関二重サンプリング

現代の CMOS 画素の標準が 4 トランジスタ（4T）構成です。フォトダイオードに加え、四つの MOS トランジスタ（/semiconductor/mosfet-operation/）で電荷の蓄積・転送・読み出しを制御します。

4T 画素の構成要素:

  PD  : ピンドフォトダイオード（光電変換・電荷蓄積）
  TG  : 転送ゲート（PD の電荷を FD へ移す）
  FD  : 浮遊拡散ノード（電荷を電圧に変える微小容量）
  RST : リセットトランジスタ（FD を電源電位に戻す）
  SF  : ソースフォロワ（FD の電圧をバッファ増幅）
  SEL : 行選択トランジスタ（この画素を列線へ接続）

  電荷→電圧の変換利得:  ΔV = Q / C_FD
    C_FD（FD 容量）が小さいほど 1 電子あたりの電圧が大きい
    = 変換利得が高く、読み出し雑音に強い

肝はピンドフォトダイオードと転送ゲートの組み合わせです。蓄積中は TG を閉じ、PD は表面を p+ 層で覆った「ピンド」構造にします。これで蓄積電荷が表面準位（界面トラップ）から切り離され、暗電流と表面起因の雑音が劇的に減ります。さらに PD は設計上、電荷を完全に空にできる（完全空乏・完全転送）ため、転送後に PD 側へ取り残しが出ません。これが後述の相関二重サンプリングを成立させる前提になります。

読み出しは次の順序で進みます。まず RST で FD を電源電位にリセットし、その直後の FD 電圧を一度読む。次に TG を開いて PD の信号電荷を FD へ完全転送し、変化後の FD 電圧をもう一度読む。この二つの差が信号です。

CDS が落とすのは「二回のサンプリングに共通する成分」だけです。詳しくは /semiconductor/device-noise-physics/ の議論どおり、kTC のようなゆっくり決まるオフセットや 1/f は消えますが、転送後にしか現れない信号自身のショット雑音（光ショット雑音）は残ります。明るい場面で SNR を決めるのは結局この光ショット雑音で、信号電子数を N とすると揺らぎは sqrt(N)、SNR は sqrt(N) に比例します。だから飽和電子数（フルウェル容量）を大きく取れる画素ほど明部の階調が滑らかになります。

ローリングシャッタ ── 行順次読み出しの代償

CMOS センサの読み出し回路は列ごとに共有され、画素アレイは行単位で順番にリセット・露光・読み出しされます。これがローリングシャッタです。各行は露光を始める時刻も終える時刻も少しずつずれていき、全画面を読み終えるのに1フレーム分の時間がかかります。

ローリングシャッタの時間ずれ（縦軸=行、横軸=時間）:

  行0   [露光---][読出]
  行1     [露光---][読出]
  行2       [露光---][読出]
  ...                          各行が一定遅延でずれて進む
  行N           [露光---][読出]
        └─ 上の行と下の行で露光時刻が最大「1フレーム」ずれる

このずれが実害になる場面が三つあります。第一に高速移動体の形状歪み。横に速く動く物体や高速回転するプロペラが斜めに歪む、いわゆるゼリー効果です。第二にフリッカ。蛍光灯や LED が電源周波数で明滅すると、行ごとに明るさの位相が違うため、画面に明暗の帯（バンディング）が出ます。第三にフラッシュ同調の制限で、ストロボが一瞬だけ光ると、その瞬間に露光していた行だけが明るくなります。

グローバルシャッタは全画素を同時に露光・転送し、各画素内の保持ノード（メモリ）に蓄えてから順に読み出します。歪みは消えますが、保持ノードの分だけ画素面積を食い、感度や暗時雑音で不利になります。一般用途でローリングシャッタが主流なのは、この面積・コストの代償が大きいためです。なお高速読み出しで行間のずれを十分小さくすれば、実用上ローリングシャッタでも歪みを抑えられ、後述の積層センサはこの「読み出しの高速化」に効きます。

裏面照射（BSI）── 開口率を物理で稼ぐ

感度を決める一つの鍵が開口率、すなわち画素面積のうち実際に光を受けられる割合です。従来の表面照射（FSI）では、光が入る側に金属配線層（/semiconductor/mosfet-operation/ で扱うトランジスタを結ぶ層）が積まれていました。配線は光を遮り、また配線の谷間を通る光がフォトダイオードへ斜めに届きにくく、特に画素を微細化するほど開口率が落ちます。

表面照射(FSI) と 裏面照射(BSI) の断面（上=光の入射側）:

  FSI:  光 → [マイクロレンズ][カラーフィルタ]
            → [金属配線層 ← 光を遮る・遮蔽]
            → [フォトダイオード]
            （配線の隙間を縫って届く＝開口率が低い）

  BSI:  光 → [マイクロレンズ][カラーフィルタ]
            → [フォトダイオード ← 配線がなく直接受光]
            → [金属配線層（裏側へ回した）]
            （受光面に遮るものがない＝開口率が高い）

裏面照射（BSI, Back-Side Illumination）は発想を逆転させます。ウェハを薄く研磨し、トランジスタや配線とは反対側（裏面）から光を入れるのです。受光面とフォトダイオードの間に配線がなくなるため、開口率が事実上 100% に近づき、斜め入射光も拾えるようになります。微細画素ほど効果が大きく、暗所性能（低照度 SNR）とダイナミックレンジが向上します。代償は工程の難しさです。ウェハを数マイクロメートルまで薄化する必要があり、別ウェハに貼り合わせて支持する、薄化の均一性を保つ、裏面の界面欠陥を不活性化して暗電流を抑える、といった高度なプロセスが要ります。

積層センサ ── センサ層と回路層を分けて貼る

BSI が「配線を裏へ回す」一歩なら、積層（スタックド）センサはさらに踏み込み、画素を作る層と、読み出し・処理回路を作る層を別々のウェハで製造し、貼り合わせます。BSI ではフォトダイオードの裏に配線が残りますが、積層では画素層の直下に回路専用のチップを重ねます。

積層センサの層構成（上=光の入射側）:

  [マイクロレンズ / カラーフィルタ]
  [フォトダイオード（画素層・センサ最適プロセス）]
  ────── 貼り合わせ界面（TSV / ハイブリッドボンディング）──────
  [ロジック層（CDS・ADC・ISP・メモリ ── ロジック最適プロセス）]

分離の利点は二つあります。第一に、各層を別々の最適プロセスで作れる。画素層は低暗電流・高感度に振った特殊工程、ロジック層は微細・高速な標準 CMOS 工程と、互いの都合を犠牲にせず最適化できます。第二に、回路を画素の真下に大量に置ける。列並列の AD 変換器（/semiconductor/adc-dac-architectures/）を多数並べて読み出しを並列化でき、フレームレートが上がり、行間の露光ずれが縮んでローリングシャッタ歪みも軽くなります。さらにフレームメモリを挟んで高速読み出ししたデータを溜める DRAM 積層型や、各画素直下に AD 変換と保持を置く画素並列構成では、実質的なグローバルシャッタや超高速撮影が可能になります。

まとめ

• フォトダイオード（pn 接合）が光子を電子・正孔対に変え、極微の電荷を画素近傍で電圧に変換・増幅するのが CMOS センサの基本。電荷→電圧の利得は FD 容量に反比例する。
• 4T 画素はピンドフォトダイオードと転送ゲートで電荷を完全転送し、リセット直後と転送後の差を取る**相関二重サンプリング（CDS）**で kTC リセット雑音とオフセットを除去する。残るのは光ショット雑音で、明部 SNR は信号電子数の平方根に比例する。
• ローリングシャッタは行順次読み出しゆえに露光時刻が行ごとにずれ、高速移動体の歪み（ゼリー効果）やフリッカ帯を生む。グローバルシャッタは画素内メモリで回避するが面積を食う。
• **裏面照射（BSI）**は配線を光の裏側へ回して開口率を 100% 近くまで高め、暗所性能・色クロストーク・斜め入射特性を改善する。代償はウェハ薄化と界面処理の難しさ。
• 積層センサは画素層とロジック層を別プロセスで作って貼り合わせ、列並列 ADC やフレームメモリで読み出しを並列・高速化する。接合ピッチと発熱（暗電流増）が制約になる。