シリコンフォトニクスと光電融合

なぜ電気I/Oに限界が来て、光が必要になるのか

チップ間・ボード間・ラック間を結ぶ配線は、長らく銅の電気伝送が担ってきました。高速SerDesは等化技術で損失だらけの基板でも数十Gbpsを通してきましたが（/semiconductor/serdes-equalization/）、その伸びしろが尽きつつあります。電気配線は周波数が上がるほど 表皮効果と誘電損失で急激に減衰 し、距離が伸びるほど損失が積み上がる。減衰したアイを開け直す等化回路は消費電力を食い、帯域を上げるほどビット当たりのエネルギー（pJ/bit）が悪化します。結果として「帯域・電力・距離」の三つがトレードオフで縛られ、AIアクセラレータやスイッチの周辺で電気I/Oが帯域の壁になりました。

光はこの三つの制約を同時にゆるめます。光ファイバの損失は1kmで0.2dB台と桁違いに小さく、距離をほぼ気にせず帯域を運べる。さらに波長分割多重（WDM）で1本のファイバに複数波長を重ねれば、配線本数を増やさず帯域を積み増せる。問題は、その光部品を 安価で量産可能なシリコンCMOS基盤の上に集積できるか でした。これを解いたのがシリコンフォトニクスです。

光をシリコンに閉じ込める ── 導波路の原理

すべての出発点は、光をチップ上で逃がさず運ぶ 導波路（waveguide） です。鍵はシリコンの光学的性質にあります。シリコンはバンドギャップの関係で可視光を吸収しますが、波長がおよそ1.1umより長い近赤外には 透明 になります。データ通信で使う1.31umや1.55umはまさにこの透明窓に入るため、シリコンを光の通り道に使えます。

光を閉じ込める仕組みは光ファイバと同じ全反射です。屈折率の高いシリコン（n≈3.5）をコアにし、屈折率の低い二酸化シリコン（SiO2, n≈1.45）でその周囲を覆うと、両者の境界で光が全反射し、コアの中に閉じ込められて進みます。この屈折率差が大きいほど光を急なカーブでも曲げられ、配線を高密度に折り曲げられます。

シリコン導波路の断面（SOI基盤）

  上クラッド: SiO2 (n≈1.45)
  ┌──────────────┐
  │   Si コア    │  ← n≈3.5、ここに光が閉じ込められる
  └──────────────┘
  埋め込み酸化膜 BOX: SiO2 (n≈1.45)
  ───────────────────
  シリコン基板

  大きな屈折率差 (3.5 vs 1.45)
    → 強い光閉じ込め → 数um半径の急カーブが可能
    → 配線を高密度に集積できる

土台に SOI（Silicon On Insulator） を使うのは、この埋め込み酸化膜（BOX）が下クラッドを兼ね、光が基板側へ漏れるのを防ぐためです。導波路の幅・高さで通る光のモードが決まり、単一モードに保つよう寸法を厳密に作り込みます。ここはBEOL配線と同じくナノメートル精度のリソグラフィとエッチングが要で、わずかな線幅ばらつきが光の位相をずらすため、製造変動への敏感さが電気配線以上に厳しくなります。

電気で光を刻む ── マッハツェンダ変調器とリング変調器

光配線でデータを送るには、レーザの連続光に電気信号で 0/1の強弱を載せる（変調する） 必要があります。シリコンには電界で屈折率を効率よく変える線形電気光学効果（ポッケルス効果）がないため、代わりに使うのが プラズマ分散効果 です。導波路中のキャリア（電子・正孔）濃度を変えると屈折率と吸収がわずかに変わる、という現象を利用します。

プラズマ分散効果（シリコン変調の物理）

  導波路にキャリアを注入/排出 → 自由キャリア濃度が変化
    → 屈折率 n がわずかに変化（位相が変わる）
    → 同時に光吸収 α も変化

  キャリアの動かし方
    キャリア注入(順方向PIN)  : 効率大だが遅い
    キャリア空乏(逆方向PN)   : 効率小だが高速 ← 高速変調の主流

位相の変化だけでは強度の0/1にならないため、これを強度変化へ変換する代表的な構造が二つあります。

第一が マッハツェンダ変調器（MZM） です。光を2本の腕（アーム）に分け、片方の腕だけ電気で位相を変えてから再合流させます。2本の光が同位相で合流すれば強め合って明（1）、逆位相なら打ち消し合って暗（0）になります。位相差を干渉で強度に翻訳する仕組みで、広帯域・高耐熱だが素子が長く（数百um〜mm級）電力も大きめです。

第二が リング変調器 です。導波路に環状の共振器を寄り添わせ、特定の波長だけをリングに引き込んで落とす（共振で透過が落ちる）構造です。プラズマ分散でリングの共振波長を電気的にずらすと、固定波長のレーザ光に対して透過/遮断が切り替わり、強度変調になります。極めて小型（直径10um級）で低電力、波長選択性があるためWDMと相性が良い一方、共振が鋭いぶん 温度に極端に敏感 で、ヒータによる波長ロックが欠かせません。

光を電気に戻す ── ゲルマニウム受光器

受信側では、届いた光を再び電流に変える 受光器（フォトディテクタ） が要ります。ところがシリコンは1.3〜1.55umの近赤外に透明、つまり吸収しないので、そのままでは受光器になりません。そこで持ち込むのが ゲルマニウム（Ge） です。ゲルマニウムはバンドギャップが小さく近赤外をよく吸収するうえ、シリコンと同じIV族で シリコン上にエピタキシャル成長できる ため、CMOSラインに取り込めます。

受光の流れ（Ge on Si フォトダイオード）

  入射光(1.31/1.55um) → Ge層が吸収 → 電子-正孔対を生成
    → 逆バイアス電界で分離 → 光電流として取り出し
    → TIA(トランスインピーダンスアンプ)で電圧に変換

  課題: Si(格子定数5.43) と Ge(5.66) の約4%格子不整合
    → 界面に欠陥(転位)が生じやすく暗電流の原因
    → 成長条件と歪み制御で抑え込む

シリコンとゲルマニウムには約4%の格子不整合があり、界面に転位欠陥が生じやすく、光が当たらなくても流れる暗電流（ノイズ源）の原因になります。この欠陥密度を抑える成長技術が受光器の感度を左右します。こうして、導波路（光を運ぶ）・変調器（電気→光）・受光器（光→電気）の三点セットが一枚のシリコンチップ上にそろい、光リンクの送受信が完結します。

シリコンが解けない宿題 ── レーザとハイブリッド集積

ここまでで一つ重大な欠落があります。シリコンは光を発しない（レーザにならない） ことです。シリコンは間接遷移型の半導体で、電子と正孔が再結合してもエネルギーの大半が光ではなく熱（フォノン）になり、効率の良い発光ができません。直接遷移型のIII-V族化合物（InP系など）は発光できますが、シリコンとは結晶が違い、そのまま成長させられません。

解決策は、レーザだけを別物として持ち込むことです。

レーザをシリコンに持ち込む3つの方式

  外部レーザ(off-chip)
    : III-V製レーザを別パッケージに置きファイバで光を供給
    : 単純で熱を分離できるが結合損失と部品点数が増える
  ハイブリッド集積(貼り合わせ/フリップチップ)
    : 完成したIII-Vレーザチップをシリコン上に実装・接合
    : 歩留まり良好、現在の量産の主流
  ヘテロエピタキシャル集積(直接成長)
    : III-V層をSi上に直接結晶成長させる
    : 究極だが格子不整合の欠陥制御が難しく研究段階

実用上は、完成度の高いIII-Vレーザを貼り合わせやフリップチップで載せる ハイブリッド集積 が量産の主流です。レーザは発熱と信頼性の弱点を抱えるため、熱を逃がしやすい配置や温度制御も併せて設計します。「論理と光配線はシリコンで安く作り、発光だけ化合物半導体に任せる」という役割分担が、光電融合の現実解になっています。

光を演算器の隣へ ── co-packaged optics

最後に、これらをどこに置くかという配置の革新が co-packaged optics（CPO, 協調実装光学） です。従来、光トランシーバはスイッチの筐体前面の着脱モジュール（プラガブル）に収まり、ASICからモジュールまでは基板上を電気SerDesで延々と引き回していました。帯域が上がるほど、この ASIC〜モジュール間の電気配線こそが電力と損失の主犯 になります。

CPOは発想を逆転させ、光エンジン（変調器・受光器・レーザ結合まで含むシリコンフォトニクスチップ）を スイッチASICと同一パッケージ上、すぐ隣に並べて実装 します。電気で引き回す距離をミリメートル級まで短縮し、長距離はパッケージを出た瞬間からファイバに任せる。これは広帯域メモリを演算器の至近に密結合するHBMの思想（/semiconductor/hbm-wide-io/）や、チップレットを近距離で結ぶ先端パッケージング（/semiconductor/chiplet-interconnect/）と同じ「短距離・広帯域」の系譜にあります。

配線形態の進化（電気の引き回し距離が縮む）

  プラガブル光学
    ASIC ──長い電気SerDes──> 前面光モジュール ──ファイバ──>
      : 電気の引き回しが長く電力・損失大

  co-packaged optics (CPO)
    ASIC ─短い電気(mm)─ 光エンジン(同一パッケージ) ──ファイバ──>
      : 電気区間を最小化、pJ/bit を大幅に削減

電気SerDesが距離と帯域でぶつかる壁（/semiconductor/power-wall/）を、CPOは「電気をやめる地点を演算器の直近まで前倒しする」ことで回避します。引き換えに、パッケージ内に光部品と発熱源のレーザを同居させる熱設計、故障時にレーザだけ交換できない保守性、製造歩留まりといった新しい難題を抱えます。それでもAI/HPCの帯域要求が電気I/Oの限界を超えた今、CPOは次世代の標準的な配線形態として実装が進んでいます。

まとめ

• 電気I/Oは高周波での減衰と等化電力で 帯域・電力・距離 がトレードオフに縛られる。光ファイバは桁違いの低損失とWDMでこの三つを同時にゆるめるが、鍵は光部品をシリコンCMOS基盤に安く集積できるかだった。
• シリコンは近赤外に透明で、高屈折率のSiコアと低屈折率のSiO2クラッドの差で光を閉じ込め 導波路 を作る。土台のSOIが下クラッドを兼ねる。
• 変調は線形電気光学効果がないため プラズマ分散効果 を使い、マッハツェンダ（干渉で強度化・安定だが大きい）かリング（共振シフト・小型低電力だが温度敏感）で強度に翻訳する。受光は近赤外を吸収する ゲルマニウム をSi上にエピ成長して担う。
• シリコンは発光しないため、レーザはIII-V化合物を ハイブリッド集積 で持ち込むのが量産の主流。温度がリンク全体の最大の敵で、波長ロックと熱設計が実力を左右する。
• 光エンジンをスイッチASICの隣に実装する co-packaged optics が、電気の引き回し距離を最小化してpJ/bitを下げ、電気I/Oの壁を越える次の配線形態になっている。