パワー集積回路と高圧プロセス（BCD・LDMOS）

パワーICは「頭脳と腕力を1チップに同居させる」素子

スマートフォンの電源管理IC、車載のモータドライバ、LEDドライバ——これらは1つのチップの中で、センサ信号を精密に測るアナログ回路、判断するデジタルロジック、そして数十V級の電圧を大電流でスイッチする高圧素子が共存しています。この「頭脳と腕力の同居」を可能にするのがパワー集積回路であり、その土台がBCDプロセスと、高圧スイッチを担うLDMOSです。

普通のCMOSロジックが扱うのは1V前後の信号電圧です。一方パワーICは、同じシリコン上で20V〜100V、用途によっては数百Vを阻止しなければなりません。低圧の精密回路と高圧の大電流素子を1枚のウェハに載せること自体が技術的な挑戦で、そこには電圧階級の異なる素子をどう作り分け、どう電気的に隔離するかという問題が横たわります。MOSFETの基本動作（/semiconductor/mosfet-operation/）とパワーデバイスの系統（/semiconductor/power-device-taxonomy/）を土台に、その仕組みを原理から解きます。

BCD ── バイポーラ・CMOS・DMOSを1プロセスに同居させる

BCDは Bipolar・CMOS・DMOS の頭文字で、性格の異なる3種類の素子を1つの製造フローに統合したプロセスです。なぜ3つ要るのか。それぞれが得意分野を持つからです。

CMOSだけでは高精度アナログと高圧駆動が苦しく、バイポーラだけでは集積度が上がらず、DMOSだけでは制御が組めません。BCDは三者を同居させることで「センスして、判断して、駆動する」を1チップで閉じます。基準電圧源は/semiconductor/bandgap-reference/、精密ペア構成は/semiconductor/current-mirror-diff-pair/がそのままアナログ部の中核になります。

代償はマスク枚数とコストです。電圧階級ごとに異なる接合・ゲート酸化膜・ウェルを作り分けるため、純CMOSより工程が多くなります。世代は「BCD 0.18µm／60V対応」のように、ロジックの微細度と最大対応電圧の2軸で表されるのが実務上の慣例で、微細化（密度）と高圧化（耐圧）は別々に進化します。

分離技術 ── 接合分離とSOIで素子島を隔てる

同じウェハ上で電位の異なる素子を共存させるには、互いを電気的に切り離す「分離」が不可欠です。代表的な方式は2つです。

接合分離（Junction Isolation, JI）
  各素子を逆バイアスされたpn接合で囲み、空乏層を絶縁壁にする
  ├─ 利点：プロセスが安く枯れている
  └─ 欠点：寄生バイポーラ・基板リークが残り、
           大きな空乏層分の面積を食う。高温で漏れ増

誘電体分離（SOI: Silicon On Insulator）
  各素子を埋め込み酸化膜＋深いトレンチ酸化膜で完全に囲う
  ├─ 利点：寄生素子をほぼ排除、ラッチアップ耐性が高い、
  │        負電圧スイングや高温に強い、分離幅が狭く小型
  └─ 欠点：SOIウェハとトレンチ工程でコストが上がる

接合分離は安価ですが、逆バイアス接合の漏れ電流が温度とともに増え、車載のような高温環境では限界があります。SOI（/semiconductor/soi-fdsoi/）は埋め込み酸化膜で素子を物理的に絶縁箱に閉じ込めるため、寄生バイポーラがほぼ消え、ハイサイドスイッチで出力が接地より下に振れるような厳しい条件でも安定します。車載・産業用の高信頼パワーICがSOI系BCDを選ぶのはこのためです。

LDMOS ── 横方向ドリフト領域で耐圧を稼ぐ

BCDの「腕力」を担う高圧素子がLDMOS（Lateral Diffused MOS）です。通常のMOSFETと最大の違いは、ドレインの手前に低濃度で横に長いドリフト領域を挿入している点です。

LDMOS の断面（n チャネル・横型）
  ソース   ゲート          ドリフト領域（n-, 低濃度・長い）   ドレイン
   n+ ─── [chan] ──────────────────────────────────── n+
          p ボディ        ←ここで電界を分散させて耐圧を稼ぐ→
  ─────────────────── p 基板 ───────────────────────────

耐圧の原理:
  オフ時、ドレイン高電圧はドリフト領域の空乏層が受け持つ
  → 電界のピークを下げ、長さで電圧を分担 → 高い阻止電圧
オン抵抗の代償:
  そのドリフト領域は低濃度＝抵抗が高い
  → オン時の電流経路の抵抗を支配し、オン抵抗を押し上げる

ここに高圧素子の宿命的なトレードオフが現れます。耐圧を上げるにはドリフト領域を長く・低濃度にするほど良いのですが、まさにそれがオン抵抗を増やします。この対立を素子面積あたりで評価する指標が**比オン抵抗Rsp（specific on-resistance、単位はミリオーム・平方ミリメートルなど）**です。Rspはオン抵抗とチップ面積の積で、小さいほど「同じ面積で低抵抗」「同じ抵抗を小面積」を意味し、コストと損失を直接決めます。横型LDMOSでは、ドリフト領域が同時に耐圧と面積を食うため、Rsp が耐圧のおよそ2乗以上で悪化するのが素朴な設計の壁です。

RESURF ── 空乏層を相殺して壁を緩める

この壁を緩める発明が**RESURF（REduced SURface Field、表面電界低減）**です。発想は「2方向の空乏層を干渉させて表面のピーク電界を下げる」ことにあります。

RESURF の原理（n- ドリフトを p 基板の上に薄く置く）
  オフ時、空乏層が2方向から伸びる
   ├─ ドレイン側の横方向 pn 接合から横に
   └─ 下の p 基板との縦方向接合から上下に
  両者が干渉してドリフト層を「完全空乏化」させると
   → 表面の電界ピークが平坦化し、局所的な降伏が起きにくい
   → 同じ耐圧を、より高濃度・より薄いドリフト層で実現できる
   → ドリフト層が高濃度＝抵抗が下がる → Rsp が改善

RESURFの核心は、ドリフト層の総ドーズ量（単位面積あたりの不純物量）を最適値（シリコンでおよそ1平方センチメートルあたり1e12個の桁、いわゆるRESURF条件）に合わせ、横と縦の空乏化をバランスさせる点です。ドーピングと注入量の制御（/semiconductor/doping-ion-implantation/）が耐圧を直接左右します。これを多段化したのがスーパージャンクションで、p柱とn柱を交互に並べて電荷を相殺し、縦型素子のRsp対耐圧の限界をさらに押し下げます。Si素子で耐圧の約2.5乗だったオン抵抗の壁を、RESURF／スーパージャンクションはほぼ線形近くまで緩和しました。

SOA ── 電圧と電流を同時に許せる範囲

高圧素子は、耐圧が高いからといって「最大電圧で最大電流」を流せるわけではありません。電圧と電流を同時に許容できる範囲が**SOA（Safe Operating Area、安全動作領域）**で、横軸にドレイン電圧、縦軸にドレイン電流をとった対数グラフ上の領域として規定されます。境界は複数の物理が重なって決まります。

特に注意すべきは2次降伏（thermal runaway）です。電流が素子内で不均一になると、熱くなった局所ほど電流が集中し、さらに発熱して暴走する正帰還が起きます。これは平均的な熱限界より厳しく、高電圧側でSOAを大きく削ります。さらにSOAは時間依存です。短いパルスなら熱容量で温度が上がりきらないため広いSOAが許されますが、直流（DC）では接合温度が定常に達するためSOAは最も狭くなります。だから過渡（パルス幅別）のSOAで設計しなければなりません。発熱と温度の扱いは/semiconductor/on-chip-thermal/が土台になります。

まとめ

• BCDはバイポーラ（高精度アナログ）・CMOS（ロジック）・DMOS（高圧スイッチ）を1チップに同居させ、「センス・判断・駆動」を閉じる。代償はマスク数・コストと、素子島を隔てる分離技術の必要性。
• 分離は安価な接合分離と、寄生素子をほぼ排除し高温・負スイングに強いSOIに大別され、車載・産業の高信頼品はSOI系を選ぶ。
• LDMOSは低濃度で長い横方向ドリフト領域で電界を分散して耐圧を稼ぐが、その抵抗が比オン抵抗Rspを押し上げる。耐圧とRspは原理的なトレードオフにある。
• RESURFは縦横の空乏層を干渉させて表面電界を平坦化し、同じ耐圧を高濃度・薄いドリフトで実現してRspを下げる。スーパージャンクションはこれを多段化して限界をさらに緩める。
• SOAは電圧・電流・熱限界・2次降伏で囲まれ、パルス幅で広さが変わる。リニア連続動作のような電圧と電流が同時に重なる使い方は最も狭いSOAしか許されず、過渡SOAで設計する。